可重配置时钟控制架构制造技术

描述了一种装置，其包括：比较器，该比较器用于通过将由时钟控制电路提供的时钟信号来计时，其中该时钟控制电路包括：多路复用器，该多路复用器被耦合至压控延迟线并且可操作用于将时钟控制电路配置为环形振荡器，其中压控延迟线形成环形振荡器的至少一个延迟区段；以及选择逻辑，该选择逻辑被耦合至多路复用器，该选择逻辑用于接收指示输入时钟的到达的信号，以及用于根据指示来控制多路复用器。还描述了一种装置，其包括：数据路径，该数据路径用于接收输入数据；以及时钟路径，该时钟路径用于接收输入时钟，并且用于在输入时钟不存在时向数据路径提供预处理时钟。

【技术实现步骤摘要】
【国外来华专利技术】可重配置时钟控制架构优先权要求本申请要求2016年2月18日提交的、题为“RECONFIGURABLECLOCKINGARCHITECTURE(可重配置时钟控制架构)”的美国专利申请S/N.15/047,427的优先权，并且该美国专利申请通过引用其整体结合于此。
技术介绍
对于读取操作，匹配接收器(RX)架构照惯例被用于DDR(双倍数据速率)控制器，其中数据路径(DQ)与读取选通路径(DQS)之间的延迟是匹配的。随着存储器数据速率增加，DQ路径的带宽成为瓶颈。非匹配敏感RX架构(例如，强-arm(strong-arm)锁存器)可缓解瓶颈中的一些，但会增加读取等待时间。在非匹配RX架构中，DQ和DQS路径不是匹配的。附图说明从以下给出的详细描述并从本公开的各实施例的附图，将更全面地理解本公开的实施例，然而它们不应当被理解为将本公开限于特定实施例，而是仅用于解释和理解。图1例示出根据本公开的一些实施例的具有用于接收器(RX)的可重配置时钟控制架构的存储器系统。图2例示出根据本公开的一些实施例的RX的时钟控制路径。图3例示出根据本公开的一些实施例的RX的时钟控制路径的可重配置时钟控制电路。图4例示出匹配RX架构的时序图。图5例示出非匹配RX架构的时序图。图6例示出根据本公开一些实施例的具有可重配置时钟控制架构的非匹配RX的时序图。图7例示出根据一些实施例的具有可重配置时钟控制架构的智能设备或计算机系统或SoC(片上系统)。具体实施方式与匹配RX架构相比，非匹配敏感接收器(RX)采样并恢复具有更好的功率和面积效率的低摆动数据信号(例如，DQ信号)。此处，术语“匹配”通常是指时钟和数据路径之间的传播延迟路径的匹配例如，在匹配敏感RX中，数据路径与时钟路径上的信号具有相同的传播延迟。非匹配RX是其中数据路径的传播延迟与时钟/选通路径的传播延迟不同的RX。例如，时钟路径可比数据路径具有更长的传播延迟。时钟/选通路径(例如，DQS路径)与数据路径(例如，DQ路径)的较长的对比差距可能需要沿数据路径发送前同步码数据，直到RX时钟准备好对实际DQ信号(即，非前同步码数据信号)进行采样。此处，RX时钟是一般从DQS导出且被用于对DQ进行采样的时钟。发送前同步码数据增加了读取等待时间，这使得读取性能降级。一些实施例描述了可重配置RX时钟，该可重配置RX时钟用于减小前同步码长度并因此减少“读取”等待时间。在一些实施例中，在接收器的边界处预期到时钟或选通信号DQS(但仍然不存在)的时间间隔中，RX时钟(其从时钟DQS导出)由准备RX时钟路径的振荡器(例如，压控振荡器)生成。在一些实施例中，在时钟或选通信号DQS到达之际，由压控延迟(VCDL)路径生成RX时钟。根据一些实施例，VCDL路径将由DQS信号驱动以利用源同步系统的DQ-DQS抖动跟踪。在一些实施例中，可重配置RX时钟从属于(isslavedoff)传送器(TX)延迟锁定环(DLL)时钟。例如，VCDL路径的传播延迟通过由TX生成的控制电压(Vctl)来控制。各实施例存在许多技术效果。例如，一些实施例在不招致归因于数据前同步码的读取等待时间的情况下实现非匹配RX架构(以补偿较长DQSvsDQ延迟路径)。在一些实施例中，当DQS不存在时被提供至RX时钟路径的替代时钟(例如，由振荡器或另一源提供的时钟)允许对RX时钟路径进行预处理。例如，当DQS不存在时，向RX时钟路径提供功率的电压调节器(诸如，低压差(LDO)电压调节器)可在上电之后稳定在固定或稳定状态。如果时钟路径不具有时钟(因为DQS不存在)，则LDO电压调节器可能不具有适当的驱动设置，因为时钟路径具有导致加载条件的低竞争的低活动或者零活动。在一些实施例中，由振荡器或另一源提供的时钟对RX时钟路径的预处理允许LDO电压调节器在DQS不存在时将其驱动强度调整到更实际的时钟路径加载条件。如此，当DQS实际到达接收器端时，RX时钟路径准备好对数据DQ进行采样，因为RX时钟路径已被预处理。在下面的描述中，讨论了很多细节，以便提供对本公开的实施例的更全面的说明。然而，对本领域的技术人员显而易见的是，可以在没有这些特定细节的情况下实施本公开的实施例。在其他情况下，以框图形式，而不是详细地示出已知的结构和设备，以避免使本公开的实施例变得模糊。请注意，在实施例对应的图中，信号通过线来表示。一些线可以粗一些，以指示更多成份信号路径，和/或在一个或多个末端处具有箭头，以指示主要信息流动方向。此类指示不旨在是限制性的。相反，线可以与一个或多个示例性实施例一起使用，以促进对电路或逻辑单元的更加容易的理解。如由设计需要或偏好所规定，任何所表示的信号都可实际包括可在任何一个方向进行传播的一个或多个信号，并可利用任何合适类型的信号方案来实现。在说明书及权利要求书全文中，术语“连接的”表示所连接事物之间的直接的电连接或磁连接而无需任何中介设备。术语“耦合的”表示所连接事物之间的直接的电连接或磁连接或者通过一个或多个无源或有源中介设备的间接连接。术语“电路”可表示被布置成彼此协作以提供期望功能的一个或多个无源和/或有源组件。“一”、“一个”和“该”的含义包括复数引用。“中”(in)的含义包括“中”(in)和“上”(on)。术语“缩放”一般是指将设计(示意图和布局)从一种工艺技术转换为另一种工艺技术，并随后在布局区域中被减小。术语“缩放”一般还指在同一技术节点内缩小布局和设备的尺寸。术语“缩放”还可指信号频率相对于另一参数(例如，功率供给水平)的调整(例如，减速或加速，即分别为缩小或放大)。术语“基本上”、“接近”、“大致”、“附近”以及“大约”一般指位于目标值的+/-20％内。除非另作说明，使用序数词“第一”、“第二”及“第三”等等来描述常见的对象，只表示相同对象的不同的实例正在被引用，而不打算暗示如此所描述的对象必须按给定顺序，无论是在时间上、在空间上，在排序方面或以任何其他方式。对于本公开的目的，短语“A和/或B”和“A或B”的意思是(A)、(B)或(A和B)。–对于本公开的目的，短语“A、B和/或C”意思是(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。出于实施例的目的，此处描述的各个电路以及逻辑块中的晶体管是金属氧化物半导体(MOS)晶体管，其可包括漏极、源极、栅极和基极端子。晶体管还包括三栅极晶体管和鳍式场效应晶体管、栅极全包围圆柱形晶体管、隧道FET(TFET)、或矩形带状晶体管或实现晶体管功能的其它设备，如碳纳米管或者自旋电子或铁电FET器件。MOSFET对称的源极端子和漏极端子，即它们是相同的端子并且在此处被可互换地使用。另一方面，TFET设备具有非对称的源极端子和漏极端子。本领域技术人员将理解，其它晶体管(例如，双极面结形晶体管——BJTPNP/NPN、BiCMOS、CMOS、eFET等)可被使用，而不背离本公开的范围。术语“MN”指示n型晶体管(例如，NMOS、NPNBJT等)，术语“MP”表示p型晶体管(例如，PMOS、PNPBJT等)。图1例示出根据本公开的一些实施例的具有用于接收器的可重配置时钟控制架构的存储器系统100。在一些实施例中，存储器系统100包括存储器单元101和集成电路(I本文档来自技高网...

【技术保护点】
1.一种装置，包括：比较器，所述比较器将通过待由时钟控制电路提供的时钟信号来进行时钟控制，其中所述时钟控制电路包括：压控延迟线，所述压控延迟线具有两个或更多个延迟单元；多路复用器，所述多路复用器被耦合至所述压控延迟线并且能操作用于将所述时钟控制电路配置为环形振荡器，且所述压控延迟线形成所述环形振荡器的至少一个延迟区段；以及选择逻辑，所述选择逻辑被耦合至所述多路复用器，其中所述选择逻辑用于接收指示输入时钟的到达的信号，以及用于根据指示来控制所述多路复用器。

【技术特征摘要】
【国外来华专利技术】2016.02.18 US 15/047,4271.一种装置，包括：比较器，所述比较器将通过待由时钟控制电路提供的时钟信号来进行时钟控制，其中所述时钟控制电路包括：压控延迟线，所述压控延迟线具有两个或更多个延迟单元；多路复用器，所述多路复用器被耦合至所述压控延迟线并且能操作用于将所述时钟控制电路配置为环形振荡器，且所述压控延迟线形成所述环形振荡器的至少一个延迟区段；以及选择逻辑，所述选择逻辑被耦合至所述多路复用器，其中所述选择逻辑用于接收指示输入时钟的到达的信号，以及用于根据指示来控制所述多路复用器。2.如权利要求1所述的装置，其特征在于，包括低压差(LDO)调节器，所述低压差(LDO)调节器用于接收输入功率源，以及用于向所述时钟控制电路提供输出功率源。3.如权利要求1所述的装置，其特征在于，所述多路复用器用于接收另一时钟信号，以及用于根据指示来将另一时钟信号提供至所述比较器。4.如权利要求1所述的装置，其特征在于，所述压控延迟线的所述两个或更多个延迟单元用于从传送器接收控制电压。5.如权利要求1至4中任一项所述的装置，其特征在于，所述时钟控制电路包括放大器，所述放大器用于接收所述输入时钟以及用于将所述输入时钟的放大版本提供至所述多路复用器的第一输入，并且其中所述多路复用器的第二输入用于接收所述压控延迟线的输出。6.如权利要求1所述的装置，其特征在于，所述选择逻辑用于根据一个或多个条件来控制所述多路复用器。7.如权利要求6所述的装置，其特征在于，所述一个或多个条件包括：所述输入时钟的频率以及所述输入时钟的就绪状态。8.如权利要求6所述的装置，其特征在于，所述选择逻辑用于将所述多路复用器和所述压控延迟线配置为形成所述环形振荡器直到检测到所述输入时钟的下降沿，此后所述选择逻辑用于将所述多路复用器和所述压控延迟线配置为形成开环延迟线以提供所述输入时钟的延迟版本。9.如权利要求1至4中任一项所述的装置，其特征在于，所述时钟控制电路包括相位内插器，所述相位内插器被耦合至所述压控延迟线。10.如权利要求9所述的装置，其特征在于，所述时钟控制电路包括逐位去偏斜电路，所述逐位去偏斜电路被耦合至所述相位内插器。11.如权利要求10所述的装置，其特征在于，所述时钟控制电路包括时钟分布电路，所述时钟分布电路被耦合至所述逐位去偏斜电路，并且其中所述时钟分布电路用于将所述时钟信号提供至所述比较器。12.一种装置，包括：数据路径，所述数据路径用于接收输入数据；以及时钟路径，所述时钟路径用于接收输入时钟，以及用于在所述输入时钟不存在时向所述数据路径提供预处理时钟。13.如权利要求12所述的装置，其特征在于，包括低压差(LDO)调节器，所述低压差(LDO)调节器用于接收输入功率源，以及用于向所述时钟路径提供输出功率源。14.如权利要求12所述的装置，其特征在于，所述数据路径包括：采样与保持电路；强-arm锁存器，所述强-arm锁存器被耦合至所述采样与保持电路；以...

【专利技术属性】
技术研发人员：M·曼苏里，A·马丁，J·A·麦考尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US