用于光刻边缘放置误差提前矫正的对齐节距四等分图案化制造技术

描述了用于光刻边缘放置误差提前矫正的对齐节距四等分图案化方式。例如，一种制作半导体结构的方法包括在半导体衬底上形成第一图案化硬掩模。第二硬掩模层在半导体衬底上形成。分开的二嵌段共聚物在第一图案化硬掩模上并且在第二硬掩模层上形成。第二聚合物嵌段从分开的二嵌段共聚物所移除。第二图案化硬掩模从第二硬掩模层所形成，并且使用第一聚合物嵌段作为掩模在半导体衬底中形成多个半导体鳍片。移除多个半导体鳍片中的第一鳍片。在移除第一鳍片之后，移除多个半导体鳍片中的第二鳍片。

Patternization of alignment pitch quartile for edge placement error pre-correction in lithography

The patterning method of alignment pitch quartile for edge placement error correction in lithography is described. For example, a method of fabricating a semiconductor structure includes forming a first patterned hard mask on a semiconductor substrate. The second hard mask layer is formed on the semiconductor substrate. Separated diblock copolymers are formed on the first patterned hard mask layer and on the second hard mask layer. The second polymer block is removed from the separated diblock copolymer. The second patterned hard mask is formed from the second hard mask layer, and a plurality of semiconductor fins are formed in the semiconductor substrate using the first polymer block as the mask. Remove the first fin of a plurality of semiconductor fins. After removing the first fin, the second fin of a plurality of semiconductor fins is removed.

【技术实现步骤摘要】
【国外来华专利技术】用于光刻边缘放置误差提前矫正的对齐节距四等分图案化
本专利技术的实施例在半导体装置和处理的领域中，并且具体来说在非平面半导体装置以及制作非平面半导体装置的方法的领域中。
技术介绍
在过去数十年内，集成电路中缩放的特征已经成为不断增长的半导体工业背后的推动力。缩放到越来越小的特征能够实现半导体芯片的有限固定面积（limitedrealestate）上功能单元的增加密度。例如，收缩晶体管尺寸允许在芯片上结合增加数量的存储器或逻辑装置，从而对产品的制作给予增加的容量。但是，对于越来越大容量的推动并非没有问题。优化每个装置的性能的必要性变得愈加重要。在集成电路装置的制造中，随着装置尺寸继续按比例缩小，多栅晶体管（诸如三栅晶体管）已变得更加普遍。在常规过程中，三栅晶体管一般在体硅衬底或者绝缘体上硅衬底上制作。在一些情况下，体硅衬底由于其较低成本以及与现有高产量体硅衬底基础设施的兼容性而是优选的。但是缩放多栅晶体管尚不是没有结果的。随着微电子电路的这些基本构建块的尺寸被减小并且随着在给定区域中制作的基本构建块的绝对数量增加，对用来制作这些构建块的半导体过程的限制已变得突出。附图说明图1A-1N示出按照本专利技术的实施例的、制作非平面半导体装置的方法中的各种操作的截面图，其中：图1A示出其上形成第一图案化硬掩模的体半导体衬底；图1B示出在第一图案化硬掩模之间形成第二硬掩模层之后的图1A的结构；图1C示出应用选择性电刷材料层之后的图1B的结构；图1D示出应用直接自装配（DSA）嵌段共聚物和聚合物装配过程之后的图1C的结构；图1E示出移除二嵌段共聚物的嵌段之一之后的图1D的结构；图1F示出将其余聚合物部分的图案转印到基础粗壮（bull）结晶半导体衬底中之后的图1E的结构；图1G示出移除其余聚合物层和任何电刷层之后的图1F的结构；图1H示出在多个鳍片之间形成层间介电（ILD）层之后的图1G的结构；图1I示出应用形成图案化掩模的光致抗蚀剂材料的形成和图案化之后的图1H的结构；图1J示出对多个鳍片中所选择的鳍片进行蚀刻之后的图1I的结构；图1K示出用于形成图案化掩模的光致抗蚀剂材料的形成和图案化之后的图1J的结构；图1L示出对多个鳍片中所选择的第二鳍片进行蚀刻之后的图1K的结构；图1M示出移除图案化掩模并在多个鳍片之上和在所移除鳍片的位置中形成层间介电（ILD）层之后的图1L的结构；以及图1N示出对ILD层进行平面化并移除第一和第二图案化硬掩模之后的图1M的结构。图2示出按照本专利技术的实施例的、暴露多个鳍片的上部分之后的图1N的结构。图3A示出按照本专利技术的实施例的非平面半导体装置的截面图。图3B示出按照本专利技术的实施例的、沿图3A的半导体装置的a-a’轴所取的平面图。图4示出按照本专利技术的一个实施例的计算装置。图5示出包括本专利技术的一个或多个实施例的内插器。具体实施方式描述了用于光刻边缘放置误差提前矫正的对齐节距四等分图案化方式。在以下描述中，阐明了许多具体细节（例如特定集成和材料体系），以便提供对本专利技术的实施例的透彻理解。对本领域技术人员将显而易见的是，在没有这些具体细节的情况下可实践本专利技术的实施例。在其它实例中，未详细描述众所周知的特征（例如集成电路设计布局），以免不必要地使本专利技术的实施例难以理解。此外，要理解，图中所示的各个实施例是说明性表示而不一定按比例所绘制。本文所述的一个或多个实施例针对基于和产生于用于边缘放置误差（EPE）矫正的对齐节距四等分图案化方式的过程和结构。一个或多个实施例可被描述为用于半导体鳍片图案化的分化或“着色”交替硬掩模方式。实施例可包括以下一项或多项：定向自装配（DSA）、半导体材料图案化、例如节距四等分的节距划分、分化硬掩模选择性、用于鳍片图案化的自对齐。一个或多个实施例尤其适合于非平面半导体装置制作。按照本专利技术的实施例，允许的边缘放置误差的加倍以及用于在紧密节距处切割小特征的切割大小的加倍被实现以用于超精细鳍片图案化。在一个实施例中，全部特征（例如鳍片线）通过关键尺寸（CD）变化的单群体（singlepopulation）来转印到半导体衬底中。这种方式与现有技术方式形成对照，现有技术方式依靠基于间隔物的节距四等分，其通常具有线宽度的三个离散群体（例如基干（backbone）、补充和间隔物尺寸）。为了提供上下文，可期望将体硅用于鳍片或基于三栅的半导体装置。在实施例中，实现定向自装配（DSA），以实现预期图案中的每一个其它特征的节距划分和“着色”。在一个此类实施例中，图案化方式尤其适用于在三栅过渡图案化流程中图案化硅鳍片。在实施例中，实现本文所述方式的优点可包括下列一个或多个：（1）能够实现特征宽度的单群体，（2）使用于特征切割的边缘放置误差要求加倍，（3）使切割单个特征所要求的孔或开口的尺寸加倍（例如放宽对开口的大小的约束），或者（4）降低图案化过程的成本。在实施例中，产生于该过程的结构制品包括关键尺寸的单群体，并处于在芯片的管芯周围的保护环从一个节距到另一个节距和/或从一个网格到另一个网格的过渡。实施例可以在不缩放边缘放置误差要求的情况下能够实现紧密节距线的切割。在示范处理方案中，图1A-1N示出按照本专利技术的实施例、制作非平面半导体装置的方法中的各种操作的截面图。图1A示出其上已形成了第一图案化硬掩模104的体半导体衬底102。在实施例中，体半导体衬底102是被设置成其中已蚀刻了鳍片102的体单晶硅衬底。在一个实施例中，体半导体衬底102在这个阶段是未掺杂的或者是轻掺杂的。例如，在具体实施例中，体半导体衬底102具有小于大约1E17atom/cm3硼掺杂剂杂质原子的浓度。在实施例中，第一图案化硬掩模104包括具有节距106的特征。在一个此类实施例中，第一图案化硬掩模104表示在衬底102中最终形成的鳍片的可能数量的一半鳍片。也就是说，节距106被有效放宽到所形成的的鳍片的最终图案的两倍节距。在一个实施例中，第一硬掩模104直接使用光刻过程来图案化。但是，在其它实施例中，节距划分被应用（例如节距二等分），并被用来为图案化硬掩模104提供节距106。要领会，在实施例中，能够使用常规图案化（光刻/蚀刻）、仅光刻、基于间隔物的双重图案化或者其它节距划分方法所形成第一导引图案。在一个实施例中，导引图案通过两个或更多硬掩模的使用而与DSA图案分离，使得CD从单群体（例如一次蚀刻）所形成。图1B示出形成第一图案化硬掩模104之间的第二硬掩模层108之后的图1A的结构。在实施例中，通过在衬底102和第一图案化硬掩模104之上形成覆盖硬掩模层，并且然后平面化覆盖硬掩模层以形成第二硬掩模层108（例如通过化学机械平面化（CMP））。在其它实施例中，ALD或CVD技术将沿晶圆的表面的轮廓，并且由于鳍片切割被用作示例，所以晶圆在该过程中的这个点是“完全”平坦的。在实施例中，第二硬掩模层108具有与第一图案化硬掩模104的蚀刻特性不同的蚀刻特性。在一个实施例中，第二硬掩模层108或者第一图案化硬掩模104其中之一或两者是硅的氮化物（例如氮化硅）层或者硅的氧化物层、或两者或其组合。其它适合材料可包括基于碳的材料，例如碳化硅。在另一个实施例中，硬掩模材料包括金属种类。例如，硬掩模或另一叠加材料可包括钛的氮化物（例如氮本文档来自技高网...

【技术保护点】
1.一种半导体结构，包括：从半导体衬底的大体上平坦表面突出的多个半导体鳍片，所述多个半导体鳍片具有被具有第一鳍片部分的第一位置所中断并且被具有第二鳍片部分的第二位置所中断的格图案，所述第一鳍片部分具有第一高度，所述第二鳍片部分具有与所述第一高度不同的第二高度；沟槽隔离层，所述沟槽隔离层被设置在所述多个半导体鳍片之间，并且与所述多个半导体鳍片的下部分相邻，但是没有与所述多个半导体鳍片的上部分相邻，并且其中所述沟槽隔离层被设置在所述第一和第二鳍片部分之上；一个或多个栅电极堆叠，所述一个或多个栅电极堆叠被设置在所述多个半导体鳍片的所述上部分的顶表面和侧壁上，以及在所述沟槽隔离层的部分上；以及源和漏区，所述源和漏区被设置在所述一个或多个栅电极堆叠的任一侧上。

【技术特征摘要】
【国外来华专利技术】1.一种半导体结构，包括：从半导体衬底的大体上平坦表面突出的多个半导体鳍片，所述多个半导体鳍片具有被具有第一鳍片部分的第一位置所中断并且被具有第二鳍片部分的第二位置所中断的格图案，所述第一鳍片部分具有第一高度，所述第二鳍片部分具有与所述第一高度不同的第二高度；沟槽隔离层，所述沟槽隔离层被设置在所述多个半导体鳍片之间，并且与所述多个半导体鳍片的下部分相邻，但是没有与所述多个半导体鳍片的上部分相邻，并且其中所述沟槽隔离层被设置在所述第一和第二鳍片部分之上；一个或多个栅电极堆叠，所述一个或多个栅电极堆叠被设置在所述多个半导体鳍片的所述上部分的顶表面和侧壁上，以及在所述沟槽隔离层的部分上；以及源和漏区，所述源和漏区被设置在所述一个或多个栅电极堆叠的任一侧上。2.如权利要求1所述的半导体结构，其中，所述格图案具有恒定节距。3.如权利要求1所述的半导体结构，其中，所述源和漏区被设置成与所述多个半导体鳍片的所述上部分相邻，并且包括与所述半导体鳍片的半导体材料不同的所述半导体材料。4.如权利要求1所述的半导体结构，其中，所述源和漏区被设置在所述多个半导体鳍片的所述上部分内。5.如权利要求1所述的半导体结构，其中，所述一个或多个栅电极堆叠包括高k栅介电层和金属栅电极。6.一种半导体结构，包括：从半导体衬底的大体上平坦表面突出的多个半导体鳍片，所述多个半导体鳍片具有被具有第一凹口的第一位置所中断的格图案，所述第一凹口在所述半导体衬底的所述大体上平坦表面下方；沟槽隔离层，所述沟槽隔离层被设置在所述多个半导体鳍片之间，并且与所述多个半导体鳍片的下部分相邻，但是没有与所述多个半导体鳍片的上部分相邻，并且其中所述沟槽隔离层被设置在所述第一凹口之中和之上；一个或多个栅电极堆叠，所述一个或多个栅电极堆叠被设置在所述多个半导体鳍片的所述上部分的顶表面和侧壁上，以及在所述沟槽隔离层的部分上；以及源和漏区，所述源和漏区被设置在所述一个或多个栅电极堆叠的任一侧上。7.如权利要求6所述的半导体结构，其中，所述格图案还被具有第二凹口的第二位置所中断，并且其中所述沟槽隔离层被设置在所述第二凹口之中和之上，所述第二凹口在所述半导体衬底的所述大体上平坦表面下方。8.如权利要求6所述的半导体结构，其中，所述格图案还被具有鳍片部分的第二位置所中断，并且其中所述沟槽隔离层被设置在所述鳍片部分之上，所述鳍片部分在所述半导体衬底的所述大体上平坦表面下方。9.如权利要求6所述的半导体结构，其中，所述格图案具有恒定节距。10.如权利要求6所述的半导体结构，其中，所述源和漏区被设置成与所述多个半导体鳍片的所述上部分相邻，并且包括与所述半导体鳍片的半导体材料不同的所述半导体材料。11.如权利要求6所述的半导体结构，其中，所述源和漏区被设置在所述多个半导体鳍片的所述上部分内。12.如权利要求6所述的半导体结构，其中，所述一个或多个栅电极堆叠包括...

【专利技术属性】
技术研发人员：CH华莱士，M钱德霍克，PA尼休斯，E汉，SA博雅尔斯基，F格斯特赖因，G辛格，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US