具有单扩散中断的鳍式场效应晶体管及方法技术

本发明专利技术涉及具有单扩散中断的鳍式场效应晶体管及方法，揭示一种包括至少一个鳍式场效应晶体管及至少一个单扩散中断(SDB)型隔离区的半导体结构，以及形成该半导体结构的方法。在该方法中，在半导体鳍片内的隔离区上方形成隔离凸块并在该凸块上形成侧间隙壁。在用以降低该凸块的高度并自该鳍片的侧壁移除隔离材料的蚀刻工艺期间，该侧间隙壁防止横向蚀刻该凸块。在用以在该鳍片中形成源/漏凹槽的蚀刻工艺期间，该侧间隙壁保护邻近该隔离区的该半导体材料。因此，各凹槽的侧及底部包括半导体表面并最大限度地降低其中所形成的外延源/漏区的顶部表面的角度，从而最大限度地降低未着陆源/漏接触的风险。

Fin Field Effect Transistor with Single Diffusion Interruption and Its Method

The invention relates to a fin-type field effect transistor with a single diffusion interrupt and a method thereof, discloses a semiconductor structure comprising at least one fin-type field effect transistor and at least one single diffusion interrupt (SDB) type isolation zone, and a method for forming the semiconductor structure. In this method, an isolation bump is formed above the isolation area in the semiconductor fin and a side gap wall is formed on the bump. During the etching process to reduce the height of the bump and remove the isolating material from the side wall of the fin, the side clearance wall prevents the transverse etching of the bump. During the etching process for forming a source/drain groove in the fin, the side gap wall protects the semiconductor material adjacent to the isolation zone. Therefore, the side and bottom of each groove include the semiconductor surface and minimize the angle of the top surface of the epitaxy source/drain zone formed therein, thereby minimizing the risk of the untapped source/drain contact.

【技术实现步骤摘要】
具有单扩散中断的鳍式场效应晶体管及方法本申请是申请号为201810128072.2,申请日为2018年02月08日，专利技术名称为“具有单扩散中断的鳍式场效应晶体管及方法”的中国专利申请的分案申请。相关申请案的交叉参考本专利技术主张在35U.S.C.§120下作为在2017年5月8日提出的正在审查的美国专利申请案第15/589,292号的分案的利益，其整体教示在此并入作为参考。
本专利技术涉及单扩散中断(single-diffusionbreak；SDB)鳍式场效应晶体管(fin-typefieldeffecttransistor；FINFET)以及形成此类SDBFINFET的改进方法。
技术介绍
更具体地说，集成电路设计决策常常受装置可扩展性、装置密度、制造效率及成本驱动。例如，平面场效应晶体管(FET)的尺寸微缩导致具有较短沟道长度的平面FET的开发，遗憾的是，较小的沟道长度导致短沟道效应相应增加以及驱动电流降低。有鉴于此，开发了非平面FET技术(例如，鳍式FET(FINFET)技术)。FINFET是非平面FET，其包含半导体鳍片(也就是，较高且薄的、狭长的、矩形半导体本体)以及位于该半导体鳍片内的横向设于源/漏区之间的沟道区。与该沟道区处的该半导体鳍片的顶部表面及相对侧壁相邻设置栅极。与平面FET所呈现的单维场效应相比，此类FINFET呈现二维场效应，因此呈现增加的驱动电流。遗憾的是，随着FINFET尺寸不断减小及FINFET密度不断增加，可能难以在没有影响鲁棒性的情况下形成FINFET。
技术实现思路
鉴于上述，本文中揭示一种形成半导体结构的方法，该半导体结构包括一个或多个鳍式场效应晶体管(FINFET)以及一个或多个单扩散中断(SDB)型隔离区，以为该FINFET提供隔离。在该方法中，在半导体鳍片内可形成一个或多个沟槽隔离区(例如，一个或多个SDB型隔离区)；在各隔离区上方可形成隔离凸块(例如，二氧化硅凸块)；以及在各隔离凸块上可形成侧间隙壁。在用以降低该隔离凸块的高度并自该半导体鳍片的侧壁移除隔离材料的后续蚀刻工艺(process)期间，该侧间隙壁防止该隔离凸块的任意横向蚀刻，以控制该隔离凸块的最终形状。而且，在用以在该半导体鳍片中形成源/漏凹槽的后续蚀刻工艺期间，该侧间隙壁保护邻近各沟槽隔离区的该半导体材料。因此，各源/漏凹槽将具有包括半导体表面的相对侧及底部并将最大限度地降低(minimize)后续形成于该源/漏凹槽内的外延源/漏区的顶部表面相对该半导体鳍片的顶部表面的角度，如此，将降低后续形成的源/漏接触不触及该源/漏区的风险(也就是，也将降低未着陆源/漏接触的风险)。本文中还揭示一种依据该方法形成的半导体结构。尤其，本文中揭示一种形成半导体结构的方法，该半导体结构包括一个或多个鳍式场效应晶体管(FINFET)以及一个或多个单扩散中断(SDB)型隔离区，以为该FINFET提供隔离。一般来说，在此方法中，在半导体鳍片中形成沟槽隔离区(例如，SDB型隔离区)。该半导体鳍片具有第一顶部表面及第一相对侧壁且该沟槽隔离区具有第二顶部表面及第二相对侧壁。在该部分完成的结构上，尤其在该半导体鳍片的该第一顶部表面及该沟槽隔离区的该第二顶部表面上，可形成硬掩膜层。在该硬掩膜层中可形成凸块开口，以使其在该沟槽隔离区上方对齐并使该沟槽隔离区的该第二顶部表面暴露于该凸块开口的底部。在该沟槽隔离区上的该凸块开口中可形成隔离凸块。该隔离凸块在该沟槽隔离区上可具有第三顶部表面及第三相对侧壁。在形成该隔离凸块以后，在该隔离凸块的该第三相对侧壁上可形成侧间隙壁。该侧间隙壁可由与该隔离凸块不同的材料制成，且可专门形成以使它们完全覆盖该隔离凸块的该第三相对侧壁。而且，该隔离凸块的宽度与各侧间隙壁的宽度的组合应当使该侧间隙壁的至少外部位于该半导体鳍片的该第一顶部表面上方并与其紧邻。在该隔离凸块上形成该侧间隙壁以后，可执行蚀刻工艺以暴露该半导体鳍片的该第一相对侧壁并凹入该隔离凸块的该第三顶部表面。在此蚀刻工艺期间，该侧间隙壁防止横向蚀刻该隔离凸块，以控制该隔离凸块的最终形状。在本文中所揭示的方法的一个特定实施例中，在半导体鳍片中形成沟槽隔离区(例如，SDB型隔离区)。该半导体鳍片具有第一顶部表面及第一相对侧壁且各沟槽隔离区具有第二顶部表面及第二相对侧壁。在该部分完成的结构上，尤其在该半导体鳍片的该第一顶部表面上及各沟槽隔离区的该第二顶部表面上方，可形成硬掩膜层。在该硬掩膜层中可形成凸块开口，以使各凸块开口在沟槽隔离区上方对齐并使该沟槽隔离区的该第二顶部表面暴露于各凸块开口的底部。接着，可分别在该凸块开口中的该沟槽隔离区上形成隔离凸块。各隔离凸块具有第三顶部表面及第三相对侧壁。在形成该隔离凸块以后，在各该隔离凸块的该第三相对侧壁上可形成侧间隙壁。例如，通过使用该硬掩膜层的材料可形成该侧间隙壁。具体地说，可执行干式蚀刻工艺以自水平表面移除该硬掩膜层的部分并保留垂直表面上的该硬掩膜层的部分完好，从而形成该侧间隙壁。应当注意，该硬掩膜层可由与该隔离凸块不同的材料制成，且可专门形成以使所得的侧间隙壁完全覆盖该隔离凸块的该第三相对侧壁。而且，各隔离凸块的宽度与各侧间隙壁的宽度的组合应当使该侧间隙壁的至少外部位于该半导体鳍片的该第一顶部表面上方并与其紧邻。在该隔离凸块上形成该侧间隙壁以后，可执行蚀刻工艺以暴露该半导体鳍片的该第一相对侧壁并凹入各该隔离凸块的该第三顶部表面。在此蚀刻工艺期间，该侧间隙壁防止横向蚀刻该隔离凸块，以控制该隔离凸块的最终形状。各该方法实施例还可包括使用该半导体鳍片的主动装置区形成FINFET的额外工艺步骤。具体地说，为形成FINFET，在各隔离凸块上及在邻近沟道区的各主动装置区上可形成栅极结构。在该栅极结构上可形成额外侧间隙壁。在形成该栅极结构及额外侧间隙壁以后，在各主动装置区中可形成源/漏凹槽，以使沟道区横向位于一对源/漏凹槽之间。在用以形成该源/漏凹槽的蚀刻工艺期间，位于各隔离凸块上的该侧间隙壁保护与各沟槽隔离区的该第二相对侧壁相邻的该半导体鳍片的区域。因此，该源/漏凹槽将与该沟槽隔离区物理隔开，且在各源/漏凹槽内，半导体表面将暴露于邻近沟道区的该源/漏凹槽的第一侧、邻近沟槽隔离区的该源/漏凹槽的第二侧以及该源/漏凹槽的底部。接着，在各源/漏凹槽内的该半导体表面上可外延沉积半导体层，从而形成各具有第四顶部表面的源/漏区。由于该源/漏凹槽的相对侧及底部包括半导体表面，因此将最大限度地降低各源/漏区的该第四顶部表面相对该半导体鳍片的该第一顶部表面的角度并且也将最大限度地降低后续形成的源/漏接触不触及该源/漏区的风险(也就是，也将最大限度地降低未着陆源/漏接触的风险)。此外，本文中揭示一种半导体结构，其依据上述方法形成以具有一个或多个鳍式场效应晶体管(FINFET)以及一个或多个单扩散中断(SDB)型隔离区，以为该FINFET提供隔离。具体地说，该半导体结构可包括半导体鳍片。该半导体鳍片可具有第一顶部表面及第一相对侧壁并可包括主动装置区。该半导体结构还可包括位于该半导体鳍片中横向邻近该主动装置区的至少一个沟槽隔离区(例如，SDB型隔离区)。例如，各主动装置区可横向位于一对相邻沟槽隔离区之间。各沟槽隔离区可具有第二顶部表本文档来自技高网...

【技术保护点】
1.一种半导体结构，包括：半导体鳍片，具有第一顶部表面并包括主动装置区；隔离区，位于该半导体鳍片中，横向邻近该主动装置区，该隔离区具有第二顶部表面；隔离凸块，位于该隔离区的该第二顶部表面上；侧间隙壁，位于该隔离凸块上并具有位于该半导体鳍片的该第一顶部表面上方并与其紧邻的至少一个外部；以及晶体管，包括位于该主动装置区内的沟道区；以及位于该沟道区与该隔离区之间的源/漏区，该源/漏区具有与该沟道区相邻的第一侧以及相对该第一侧并与该隔离区物理隔开的第二侧。

【技术特征摘要】
2017.05.08 US 15/589,2921.一种半导体结构，包括：半导体鳍片，具有第一顶部表面并包括主动装置区；隔离区，位于该半导体鳍片中，横向邻近该主动装置区，该隔离区具有第二顶部表面；隔离凸块，位于该隔离区的该第二顶部表面上；侧间隙壁，位于该隔离凸块上并具有位于该半导体鳍片的该第一顶部表面上方并与其紧邻的至少一个外部；以及晶体管，包括位于该主动装置区内的沟道区；以及位于该沟道区与该隔离区之间的源/漏区，该源/漏区具有与该沟道区相邻的第一侧以及相对该第一侧并与该隔离区物理隔开的第二侧。2.如权利要求1所述的半导体结构，其中，该侧间隙壁与该隔离凸块包括不同的材料。3.如权利要求1所述的半导体结构，其中，该侧间隙壁包括氮化硅且该隔离凸块包括二氧化硅及碳氧化硅的任何一个。4.如权利要求1所述的半导体结构，其中，该隔离凸块与该隔离区具有大致相等的宽度。5.如权利要求1所述的半导体结构，其中，该隔离区与该隔离凸块包括不同的隔离材料。6.如权利要求1所述的半导体结构，其中，该隔离区包括二氧化硅且该隔离凸块包括碳氧化硅。7.如权利要求1所述的半导体结构，该源/漏区包括：位于该主动装置区中的源/漏凹槽；以及位于该源/漏凹槽中的外延半导体层。8.如权利要求7所述的半导体结构，其中，该半导体鳍片与该外延半导体层包括不同的半导体材料。9.如权利要求7所述的半导体结构，其中，该半导体鳍片包括硅且该外延半导体层包括硅锗。10.一种半导体结构，包括：半导体鳍片，包括主动装置区；隔离区，位于该半导体鳍片中，横向邻近该主动装置区的相对侧；隔离凸块，分别位于该隔离区上；侧间隙壁，横向邻近该隔离凸块的相对侧；以及晶体管，包括：源/漏...

【专利技术属性】
技术研发人员：王海艇，赵薇，宇宏，吴旭升，臧辉，胡振宇，
申请(专利权)人：格芯公司，
类型：发明
国别省市：开曼群岛,KY