用于数据移动的设备及方法技术

本发明专利技术包含用于数据移动的设备及方法。一种实例性设备包含存储器装置，其包含存储器单元的多个子阵列及耦合到所述多个子阵列的感测电路。所述感测电路包含感测放大器及计算组件。所述存储器装置还包含多个子阵列控制器。所述多个子阵列控制器中的每一子阵列控制器耦合到所述多个子阵列中的相应子阵列，且经配置以指示针对存储在所述多个子阵列中的所述相应子阵列中的数据来执行运算。所述存储器装置经配置以将对应于针对存储在所述多个子阵列中的第一子阵列中的数据的运算的结果的数据值移动到所述多个子阵列中的第二子阵列中的存储器单元。

【技术实现步骤摘要】
【国外来华专利技术】用于数据移动的设备及方法
本专利技术大体来说涉及半导体存储器及方法，且更特定来说，涉及用于数据移动的设备及方法。
技术介绍
存储器装置通常经提供作为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可能需要电力来维持其数据(例如，主机数据、错误数据等)，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)以及其它存储器。非易失性存储器可通过在未供电时保留所存储的数据来提供持久数据，且可包含NAND快闪存储器、NOR快闪存储器及例如相变随机存取存储器(PCRAM)、电阻随机存取存储器(RRAM)的电阻可变存储器，以及例如自旋转矩传递随机存取存储器(STTRAM)的磁阻式随机存取存储器(MRAM)，以及其它存储器。电子系统通常包含多个处理资源(例如，一或多个处理器)，其可检索及执行指令并将所执行指令的结果存储到合适的位置。处理器可包括多个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及组合逻辑块，例如，其可用于通过执行运算来执行指令，例如“与(AND)”、“或(OR)”、“非(NOT)”、“非与(NAND)”、“非或(NOR)”及“异或(XOR)”，以及对数据(例如，一或多个操作数)的转化(例如，逆)运算。例如，功能单元电路可用于经由多个运算对操作数执行算术运算，例如加法、减法、乘法及除法。电子系统中的许多组件可涉及于向功能单元电路提供指令以用于执行。例如，可通过例如控制器及主机处理器的处理资源来执行指令。数据(例如，将对其执行指令的操作数)可存储在可由功能单元电路存取的存储器阵列中。在功能单元电路开始对数据执行指令之前，可从存储器阵列检索指令及数据并对其进行排序及缓冲。此外，由于可通过功能单元电路在一或多个时钟周期中执行不同类型的运算，因此指令及数据的中间结果也可被排序及缓冲。在许多情况下，处理资源(例如，处理器及相关联的功能单元电路)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线存取数据以执行指令集。在存储器中处理装置中可改进处理性能，其中处理器可经实施在存储器内部或在其附近(例如，直接在与存储器阵列相同的芯片上)。存储器中处理装置可通过减少及消除外部通信来节省时间且还可节省电力。然而，存储器内处理装置的存储体之间及存储体内的数据移动可能影响存储器中处理装置的数据处理时间。附图说明图1A为根据本专利技术的多个实施例的呈包含存储器装置的计算机系统形式的设备的框图。图1B为根据本专利技术的多个实施例的存储器装置的存储体区段的框图。图1C为根据本专利技术的多个实施例的存储器装置的存储体的框图。图2为根据本专利技术的多个实施例说明存储器装置的感测电路的示意图。图3为根据本专利技术的多个实施例说明用于向存储器装置的数据移动的电路的示意图。图4A及4B表示根据本专利技术的多个实施例说明用于向存储器装置的数据移动的电路的另一示意图。图5根据本专利技术的多个实施例电路说明与使用电路执行多个数据移动运算相关联的时序图。具体实施方式本专利技术包含用于数据移动的设备及方法(例如，用于存储器内处理(PIM)结构)。在至少一个实施例中，设备包含存储器装置，其经配置以包含存储器单元的多个子阵列及耦合到多个子阵列的感测电路(例如，经由多个列的存储器单元)。感测电路包含感测放大器及计算组件(例如，耦合到多个列中的每一者)。存储器装置包含多个子阵列控制器。多个子阵列控制器中的每一子阵列控制器耦合到多个子阵列中的相应子阵列，且经配置以指示关于存储在多个子阵列中的相应子阵列中的数据执行运算(例如，单个运算)。例如，对其执行运算的数据可存储在多个子阵列中的相应子阵列中的存储器单元的子组或全部中。所述存储器装置经配置以将对应于针对存储在所述多个子阵列中的第一子阵列中的数据的运算的结果的数据值移动到所述多个子阵列的第二子阵列中的存储器单元。例如，可关于存储在第一子阵列中的数据执行第一运算，且可关于移动到第二子阵列的数据执行第二运算，其中第二运算可与第一运算不同。大多数数据应在PIM结构内的不同存储体与子阵列之间变化(例如，PIMDRAM实施方案)。如下文更详细描述，实施例可允许主机系统在一或多个DRAM存储体中分配多个位置(例如，子阵列(sub-array或“subarray”))及子阵列的部分以保持(例如，存储)及/或处理数据。主机系统及控制器可对程序指令(例如，PIM命令指令)的整体或部分或块及数据执行地址解析并指示(例如，控制)将数据及命令分配、存储及/或流动到目的地(例如，目标)存储体内的分配位置(例如，子阵列及子阵列的部分)。写入数据及执行命令(例如，执行序列运算，如本文中所描述)可利用到DRAM装置的正常DRAM写入路径。如读者将了解，虽然关于本文中呈现的实例论述DRAM类型PIM装置，但实施例不限于PIMDRAM实施方案。如本文中所描述，位并行单指令多数据(SIMD)功能性可经修改以运算为具有执行多指令多数据(MIMD)运算能力的脉动阵列。例如，当64个子阵列用于执行具有64个逻辑步骤的运算时，植入此架构修改可针对PIM装置的一些应用产生性能增加大约64倍(例如，通过在大约1/64的时间内执行运算)。所述架构可使用子阵列控制器(例如，排序器、状态机、微控制器、子处理器、ALU电路或一些其它类型的控制器)执行指令集以来对数据(例如，一或多个操作数)执行运算(例如，单个运算)。如本文中所使用，运算可为，例如，布尔(Boolean)运算，例如“与”、“或”、“非”、“非”、“非与”、“非或”及“异或”，及/或其它运算(例如，转化、移位、算术、统计，及许多其它可能运算)。例如，功能单元电路可用于经由多个逻辑运算对操作数执行算术运算，例如加法、减法、乘法及除法。每一子阵列控制器可耦合到相应的子阵列以分阶段并控制对存储在所述子阵列中的数据执行的处理(例如，其可仅为存储在所述子阵列中的所有数据的子集)。例如，每一子阵列中的每一存储器单元可涉及单个运算(也被称作为“原子运算”)的执行，所述运算可与对存储在同一子阵列中的其它存储器单元中的数据执行的运算相同(例如，完全相同)。上述情形可提供处理及/或功耗益处。可利用流接口执行指令序列中的多个唯一运算。如本文中所描述，流接口可为存储器单元之间的共享I/O线(也被称作为数据流管线)。此数据流管线可允许关于存储在一个子阵列中的数据执行单个运算，其中对应于所述运算的结果的数据值通过数据流管线(例如，经由共享I/O线)移动(例如，传送、传输及/或馈送)到另一(例如，相邻的)子阵列的选定行中。存储器装置可经配置以对存储在另一子阵列中的数据执行下一单个运算，所述下一单个运算在各种实施例中可为相同或不同的运算。可重复此过程，直到完成指令序列以产生预期结果。根据一或多个实施例，每一子阵列可存在一个子阵列控制器。在一些实施例中，存储器装置的存储体可具有64个子阵列。因此，存储体可能具有64个子阵列控制器。每一子阵列控制器可经配置以执行唯一定义的运算。存储器装置可经配置以将其一个运算的结果移动到另一子阵列的特定行。可基于由其相应子阵列控制器执行本文档来自技高网...

【技术保护点】
1.一种设备，其包括：存储器装置，其包括：存储器单元的多个子阵列；感测电路，其耦合到所述多个子阵列，所述感测电路包含感测放大器及计算组件；及多个子阵列控制器，其中所述多个子阵列控制器中的每一子阵列控制器耦合到所述多个子阵列中的相应子阵列，且经配置以指示针对存储在所述多个子阵列中的所述相应子阵列中的数据来执行运算；且其中所述存储器装置经配置以将对应于针对存储在所述多个子阵列中的第一子阵列中的数据的运算的结果的数据值移动到所述多个子阵列中的第二子阵列中的存储器单元。

【技术特征摘要】
【国外来华专利技术】2016.02.17 US 15/045,7501.一种设备，其包括：存储器装置，其包括：存储器单元的多个子阵列；感测电路，其耦合到所述多个子阵列，所述感测电路包含感测放大器及计算组件；及多个子阵列控制器，其中所述多个子阵列控制器中的每一子阵列控制器耦合到所述多个子阵列中的相应子阵列，且经配置以指示针对存储在所述多个子阵列中的所述相应子阵列中的数据来执行运算；且其中所述存储器装置经配置以将对应于针对存储在所述多个子阵列中的第一子阵列中的数据的运算的结果的数据值移动到所述多个子阵列中的第二子阵列中的存储器单元。2.根据权利要求1所述的设备，其中：第一子阵列控制器经配置以执行第一指令集以指示第一运算的执行；且第二子阵列控制器经配置以执行第二指令集以指示第二运算的执行；且其中所述第二运算与所述第一运算不同。3.根据权利要求1所述的设备，其中：所述感测电路经配置以耦合到所述多个子阵列以实施将存储在所述第一子阵列中的已对其执行第一运算的数据值并行移动到所述第二子阵列中的多个存储器单元。4.根据权利要求1所述的设备，其中所述设备包括：共享I/O线，其经配置以耦合到所述多个子阵列中的每一者的所述感测电路以可选择地实施将存储在所述第一子阵列中的已对其执行第一运算的数据值移动到所述第二子阵列中的所述存储器单元。5.根据权利要求1所述的设备，其中所述设备包括：多个共享I/O线，其经配置以耦合到所述多个子阵列中的每一者的所述感测电路以可选择地实施将存储在所述第一子阵列中的已对其执行第一运算的多个数据值并行移动到所述第二子阵列中的多个存储器单元。6.根据权利要求1到5中任一权利要求所述的设备，其中所述存储器装置进一步包括：感测组件条带，其经配置以包含对应于所述存储器单元的多个列中的若干个的所述感测电路的多个感测放大器及计算组件中的若干个；且其中所述若干个感测放大器及计算组件可选择地耦合到多个共享I/O线。7.根据权利要求1到5中任一权利要求所述的设备，其中所述存储器装置进一步包括：列选择电路，其通过可选择地耦合到经耦合到子阵列的存储器单元中的特定列的相应感测线的所述感测放大器及计算组件中的至少一者来选择性地感测所述特定列中的数据。8.根据权利要求1到5中任一权利要求所述的设备，其中所述存储器装置进一步包括：感测组件条带，其包含所述感测电路的若干个感测放大器及计算组件，所述感测组件条带经配置以将从所述第一子阵列的行感测的数据量并行地移动到多个共享I/O线；且其中所述数据量对应于所述多个共享I/O线的至少一千位宽度。9.一种设备，其包括：控制器，其耦合到存储器装置以执行用于移动数据的命令，其中所述存储器装置包括：存储器单元的多个子阵列；多个子阵列控制器，其中所述多个子阵列控制器中的每一子阵列控制器耦合到所述多个子阵列中的相应子阵列，且经配置以指示针对存储在所述多个子阵列中的所述相应子阵列中的数据来执行运算；及感测电路，其按间距具有多个感测线且经由所述多个感测线耦合到所述多个子阵列，所述感测电路包含耦合到所述多个感测线中的相应感测线的感测放大器及计算组件；且其中所述控制器经配置以向所述多个子阵列控制器中的每一者提供相应指令集。10.根据权利要求9所述的设备，其中主机将所述数据提供到所述控制器以供所述控制器执行用于所述数据的脉动移动的命令。11.根据权利要求9所述的设备，其中所述设备进一步包括：高速缓冲存储器，其与所述控制器相关联，所述高速缓冲存储器经配置以：从主机接收数据；及向所述控制器发出接收到所述数据以起始执行所存储序列的多个运算的信号。12.根据权利要求9所述的设备，其中所述处理器经进一步配置以：基于所述数据的输入，确定由耦合到所述多个子阵列的所述子阵列控制器执行的多个运算序列中的哪一者适合于处理所述数据；及基于耦合到特定子阵列的特定子阵列控制器以适当的所存储连续运算序列执行第一运算向所述特定子阵列提供所述数据。13.根据权利要求9到12中任一权利要求所述的设备，其中所述存储器装置进一步包括：连接电路，其经配置以将耦合到第一子阵列中的特定列的感测电路连接到第二子阵列中的对应列中的若干个行；且其中：所述连接电路经配置以将数据值移动到选定行及所述第二子阵列中的所述对应列以便执行运算序列中的下一运算；所述数据值的所述移动通过在所述数据值存储在所述传感电路中时所述第一子阵列的子阵列控制器执行指令集来指示；及所述控制器选择与所述第二子阵列中的所述相应列相交的特定行以接收所述数据值...

【专利技术属性】
技术研发人员：P·V·莱亚，G·E·胡申，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国,US