灵敏放大器、半导体存储装置及电压差的放大方法制造方法及图纸

本发明专利技术提供一种灵敏放大器、半导体存储装置及电压差的放大方法，该灵敏放大器包括四个晶体管：第一晶体管的漏极连接第一数据线，源极连接第一时钟信号，栅极连接第二数据线；第二晶体管的漏极连接第二数据线，源极连接第一时钟信号，栅极连接第一数据线；第三晶体管的源极连接第二时钟信号，栅极连接第二数据线；第四晶体管的漏极连接第二数据线，源极连接第二时钟信号，栅极连接第一数据线；第二时钟信号启动在第一数据线上的电压和第二数据线上的电压之间的电压差达到第一阈值，使第三晶体管和第四晶体管放大电压差；第一时钟信号启动在电压差达到第二阈值，使第一晶体管下拉第一数据线上的电压，可提高灵敏度，提升放大速度。

Sensitive amplifier, semiconductor storage device and voltage difference amplification method

The invention provides a sensitive amplifier, a semiconductor storage device and an amplification method of voltage difference. The sensitive amplifier comprises four transistors: the drain of the first transistor connects the first data line, the source connects the first clock signal, the gate connects the second data line, and the drain of the second transistor connects the second data line and the source. Connecting the first clock signal, the gate connects the first data line; the source of the third transistor connects the second clock signal, and the gate connects the second data line; the drain of the fourth transistor connects the second data line, the source connects the second clock signal, and the gate connects the first data line; the second clock signal starts on the first data line The voltage difference between the voltage and the voltage on the second data line reaches the first threshold, which enlarges the voltage difference between the third transistor and the fourth transistor; the first clock signal starts at the voltage difference to reach the second threshold, so that the first transistor pulls down the voltage on the first data line, thereby improving the sensitivity and the amplification speed.

【技术实现步骤摘要】
灵敏放大器、半导体存储装置及电压差的放大方法
本专利技术涉及半导体存储
，尤其涉及一种灵敏放大器、半导体存储装置及电压差的放大方法。
技术介绍
半导体存储装置，例如静态随机存取存储器(StaticRandom-AccessMemory，简称SRAM)、动态随机存取存储器(DynamicRandomAccessMemory，简称DRAM)、只读存储器(Read-OnlyMemory，简称ROM)、闪存等，通常由存储单元(MemoryCell)组成的两维阵列设置。每行的存储单元可以由字线(WordLine，简称WL)进行选择，每列的存储单元可以由位线(BitLine，简称BL)和反位线(BitLineBar，简称BLB)进行选择，以将信息写入存储单元或从存储单元读出存储的信息。从存储单元中读出信息或者向存储单元写入信息可以由两级灵敏放大器执行，第一级灵敏放大器用于感应并放大BL和BLB上的电压差，并输出至两条数据线，由第二级灵敏放大器感应并放大这两条数据线上的电压差，并通过后级驱动电路驱动输出。如图1所示为现有技术中常用的第二级灵敏放大器的电路图，(第二级)灵敏放大器100包括两个交叉耦合的N型晶体管110和120，当一条数据线DL′上的电压V1′和另一条数据线DLB′上的电压V2′之差达到感测电压值时，时钟信号启动，灵敏放大器100开始工作，放大V1′和V2′之间的差值。在V1′与V2′的电压差小于感测电压值时启动时钟信号将会造成误动作。感测电压值反应了灵敏放大器100的灵敏度，它是由两个N型晶体管110和120之间的匹配度以及DL′上的寄生电容C1′和DLB′上的寄生电容C2′之间的匹配度所决定。若要提高灵敏度，需将存储单元的电容值加大，这会造成存储装置的电路版图面积增大。
技术实现思路
本专利技术实施例提供一种灵敏放大器、半导体存储装置及电压差的放大方法，以解决或缓解现有技术中的一项或更多项技术问题。作为本专利技术实施例的一个方面，本专利技术实施例提供一种灵敏放大器，包括：第一晶体管，所述第一晶体管的漏极连接于第一数据线，所述第一晶体管的源极连接于第一时钟信号，所述第一晶体管的栅极连接于第二数据线；第二晶体管，所述第二晶体管的漏极连接于所述第二数据线，所述第二晶体管的源极连接于所述第一时钟信号，所述第二晶体管的栅极连接于所述第一数据线；第三晶体管，所述第三晶体管的漏极连接于所述第一数据线，所述第三晶体管的源极连接于第二时钟信号，所述第三晶体管的栅极连接于所述第二数据线；以及第四晶体管，所述第四晶体管的漏极连接于所述第二数据线，所述第四晶体管的源极连接于所述第二时钟信号，所述第四晶体管的栅极连接于所述第一数据线；其中，所述第二时钟信号的启动在第一电压和第二电压之间的电压差达到第一阈值，使所述第三晶体管和所述第四晶体管放大所述电压差；所述第一时钟信号的启动在所述电压差达到第二阈值，使所述第一晶体管下拉所述第一电压；以及所述第一电压是所述第一数据线上的电压，所述第二电压是所述第二数据线上的电压，并且所述第一阈值小于所述第二阈值。进一步地，所述第一电压小于所述第二电压。优选地，当启动所述第二时钟信号，所述第三晶体管下拉所述第一电压，所述第四晶体管下拉所述第二电压，并且所述第三晶体管下拉所述第一电压的速度大于所述第四晶体管下拉所述第二电压的速度。优选地，当启动所述第一时钟信号，所述第一晶体管和所述第三晶体管共同下拉所述第一电压，所述第一晶体管具有高外观比的半导体工艺结构，以使所述第一晶体管下拉所述第一电压的速度大于所述第三晶体管下拉所述第一电压的速度。优选地，当启动所述第一时钟信号，所述第二晶体管和所述第四晶体管共同下拉所述第二数据线的电压，所述第二晶体管具有高外观比的半导体工艺结构，以使所述第二晶体管下拉所述第二电压的速度大于所述第四晶体管下拉所述第二电压的速度。优选地，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管包括N型晶体管。进一步地，所述第三晶体管和所述第四晶体管具有长沟道半导体工艺结构，以抑制所述第三晶体管和所述第四晶体管的短沟道效应。作为本专利技术实施例的另一个方面，本专利技术实施例提供一种半导体存储装置，包括第一数据线、第二数据线以及如上所述的灵敏放大器。作为本专利技术实施例的另一个方面，本专利技术实施例提供一种电压差的放大方法，包括：提供如上所述的灵敏放大器；当所述第一电压和所述第二电压之间的电压差达到所述第一阈值时，启动所述第二时钟信号，使所述第三晶体管和所述第四晶体管放大所述电压差；当所述电压差达到所述第二阈值时，启动所述第一时钟信号，使所述第一晶体管下拉所述第一电压。进一步地，所述放大方法还包括：当所述第一电压被下拉至使所述第二晶体管和所述第四晶体管的导通电压均大于所述第一电压时，所述第二电压达到稳定；当所述第一数据线上的寄生电容完成放电时，所述第一电压达到稳定。本专利技术实施例采用上述技术方案，可以增加灵敏度，提升放大速度。上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本专利技术进一步的方面、实施方式和特征将会是容易明白的。附图说明在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本专利技术公开的一些实施方式，而不应将其视为是对本专利技术范围的限制。图1为现有技术中的第二级灵敏放大器的电路图。图2为本实施例的灵敏放大器的电路图。图3为本实施例的灵敏放大器的时序仿真图。图4为本实施例的灵敏放大器的时序原理图。图5为NMOS晶体管的半导体工艺结构图。图6为NMOS晶体管的沟道长度与导通电压的关系图。附图标记说明：现有技术：100---灵敏放大器；110、120---N型晶体管；DL′---数据线；DLB′---第二数据线；C1′、C2′---寄生电容；φ---时钟信号。本专利技术实施例：200---灵敏放大器；210---第一晶体管；220---第二晶体管；230---第三晶体管；240---第四晶体管；DL---第一数据线；DLB---第二数据线；C1---第一数据线的寄生电容；C2---第二数据线的寄生电容；φ1---第一时钟信号；φ2---第二时钟信号；V1---第一数据线的电压；V2---第二数据线的电压。G1、G2、G3、G4---栅极；D1、D2、D3、D4---源极；S1、S2、S3、S4---漏极；Vφ2---第一阈值；Vφ1---第二阈值。具体实施方式在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本专利技术的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。在本专利技术的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本专利技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。在本专利技术中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、本文档来自技高网...

【技术保护点】
1.一种灵敏放大器，其特征在于，包括：第一晶体管，所述第一晶体管的漏极连接于第一数据线，所述第一晶体管的源极连接于第一时钟信号，所述第一晶体管的栅极连接于第二数据线；第二晶体管，所述第二晶体管的漏极连接于所述第二数据线，所述第二晶体管的源极连接于所述第一时钟信号，所述第二晶体管的栅极连接于所述第一数据线；第三晶体管，所述第三晶体管的漏极连接于所述第一数据线，所述第三晶体管的源极连接于第二时钟信号，所述第三晶体管的栅极连接于所述第二数据线；以及第四晶体管，所述第四晶体管的漏极连接于所述第二数据线，所述第四晶体管的源极连接于所述第二时钟信号，所述第四晶体管的栅极连接于所述第一数据线；其中，所述第二时钟信号的启动在第一电压和第二电压之间的电压差达到第一阈值，使所述第三晶体管和所述第四晶体管放大所述电压差；所述第一时钟信号的启动在所述电压差达到第二阈值，使所述第一晶体管下拉所述第一数据线的电压；以及所述第一电压是所述第一数据线上的电压，所述第二电压是所述第二数据线上的电压，并且所述第一阈值小于所述第二阈值。

【技术特征摘要】
1.一种灵敏放大器，其特征在于，包括：第一晶体管，所述第一晶体管的漏极连接于第一数据线，所述第一晶体管的源极连接于第一时钟信号，所述第一晶体管的栅极连接于第二数据线；第二晶体管，所述第二晶体管的漏极连接于所述第二数据线，所述第二晶体管的源极连接于所述第一时钟信号，所述第二晶体管的栅极连接于所述第一数据线；第三晶体管，所述第三晶体管的漏极连接于所述第一数据线，所述第三晶体管的源极连接于第二时钟信号，所述第三晶体管的栅极连接于所述第二数据线；以及第四晶体管，所述第四晶体管的漏极连接于所述第二数据线，所述第四晶体管的源极连接于所述第二时钟信号，所述第四晶体管的栅极连接于所述第一数据线；其中，所述第二时钟信号的启动在第一电压和第二电压之间的电压差达到第一阈值，使所述第三晶体管和所述第四晶体管放大所述电压差；所述第一时钟信号的启动在所述电压差达到第二阈值，使所述第一晶体管下拉所述第一数据线的电压；以及所述第一电压是所述第一数据线上的电压，所述第二电压是所述第二数据线上的电压，并且所述第一阈值小于所述第二阈值。2.根据权利要求1所述的灵敏放大器，其特征在于，所述第一电压小于所述第二电压。3.根据权利要求1所述的灵敏放大器，其特征在于，当启动所述第二时钟信号，所述第三晶体管下拉所述第一电压，所述第四晶体管下拉所述第二电压，并且所述第三晶体管下拉所述第一电压的速度大于所述第四晶体管下拉所述第二电压的速度。4.根据权利要求3所述的灵敏放大器，其特征在于，当启动所述第一时钟信号，所述第一晶体管和所述第三晶体管共同下拉...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：睿力集成电路有限公司，
类型：发明
国别省市：安徽,34