The invention provides a two-phase clock signal generating circuit with phase auto-adjusting function, which comprises a clock phase adjusting circuit to generate differential clock signal, a differential-to-single-ended circuit to convert differential clock signal into a single-ended clock signal, and a pulse width adjusting circuit for adjusting a single-ended clock signal to obtain a single-ended clock signal. Clock signal; phase detection circuit, used to detect the phase relationship between the rising edge of a single-ended clock signal and convert it into the duty cycle of a differential clock signal; integration circuit, used to convert the duty cycle of a differential clock signal into a differential voltage signal; voltage-to-current circuit, used to convert the differential voltage signal into a differential current signal Number. The invention receives a single clock signal and generates two clock signals with 180 degree phase relationship. When the external conditions such as input clock duty cycle, temperature, power supply voltage and device aging and other internal conditions change, the output clock phase relationship deviates from 180 degree, the circuit of the invention can automatically adjust the phase back to 180 degree.
【技术实现步骤摘要】
一种具有相位自动调节功能的两相时钟信号产生电路
本专利技术涉及集成电路领域，特别涉及一种具有相位自动调节功能的两相时钟信号产生电路。
技术介绍
在分时采样ADC中，多个ADC时间等间隔交替地对同一模拟信号进行采样和量化，以实现采样频率的倍增。ADC的采样行为由时钟信号控制，采样时刻发生在时钟信号的上升沿或者下降沿。要实现多个ADC时间等间隔交替地对同一模拟信号进行采样，各个ADC的时钟信号间需要保持准确的相位关系。目前的多相时钟信号产生技术，用单一时钟信号产生多个具有不同相位的时钟。单一时钟信号的采用使得产生的多个时钟信号具有相同的频率，但是实现多个时钟信号间准确的相位关系却是目前的技术难点。现有技术采用数字校正技术来校正多个时钟信号间的相位误差，以满足高精度分时采样ADC的要求。数字校正技术的缺点是校正过程中ADC不能正常工作，每当温度、电源电压等外部条件发生改变时，需要重新校正。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种具有相位自动调节功能的两相时钟信号产生电路，该电路接收单一时钟信号后产生两个具有180度相位关系的时钟信号。当输入时钟占空比、温度、电源电压等外部条件、器件老化等内部条件发生改变引起输出时钟相位关系偏离180度时，自动把相位调节回180度，不影响ADC正常工作。为实现上述目的及其他相关目的，本专利技术提供一种具有相位自动调节功能的两相时钟信号产生电路，在接收一差分时钟信号CLKi+/CLKi-后产生两个相位相差180度的具有CMOS电平的时钟信号CLKA与CLKB，该两相时钟信号产生电路包括：一时钟相位调节电路...
【技术保护点】
1.一种具有相位自动调节功能的两相时钟信号产生电路，其特征在于，在接收一差分时钟信号CLKi+/CLKi‑后产生两个相位相差180度的具有CMOS电平的时钟信号CLKA与CLKB，该两相时钟信号产生电路包括：一时钟相位调节电路(101)，适用于产生差分时钟信号CLK2+与CLK2‑；一差分转单端电路(102)，适用于把差分时钟信号CLK2+与CLK2‑转换成两个具有CMOS电平的单端时钟信号CLKC与CLKD；一第一脉冲宽度调节电路(103)，适用于调节单端时钟信号CLKC的脉冲宽度得到单端时钟信号CLKA；一第二脉冲宽度调节电路(104)，适用于调节单端时钟信号CLKD的脉冲宽度得到单端时钟信号CLKB；一相位检测电路(105)，适用于检测单端时钟信号CLKA与CLKB上升沿间的相位关系，并将所述相位关系转换成差分时钟信号CLK3+与CLK3‑的占空比；一积分电路(106)，适用于把差分时钟信号CLK3+与CLK3‑的占空比转换成差分电压信号V+/V‑；一电压转电流电路(107)，适用于把差分电压信号V+与V‑转换成差分电流信号I+与I‑。
【技术特征摘要】
1.一种具有相位自动调节功能的两相时钟信号产生电路，其特征在于，在接收一差分时钟信号CLKi+/CLKi-后产生两个相位相差180度的具有CMOS电平的时钟信号CLKA与CLKB，该两相时钟信号产生电路包括：一时钟相位调节电路(101)，适用于产生差分时钟信号CLK2+与CLK2-；一差分转单端电路(102)，适用于把差分时钟信号CLK2+与CLK2-转换成两个具有CMOS电平的单端时钟信号CLKC与CLKD；一第一脉冲宽度调节电路(103)，适用于调节单端时钟信号CLKC的脉冲宽度得到单端时钟信号CLKA；一第二脉冲宽度调节电路(104)，适用于调节单端时钟信号CLKD的脉冲宽度得到单端时钟信号CLKB；一相位检测电路(105)，适用于检测单端时钟信号CLKA与CLKB上升沿间的相位关系，并将所述相位关系转换成差分时钟信号CLK3+与CLK3-的占空比；一积分电路(106)，适用于把差分时钟信号CLK3+与CLK3-的占空比转换成差分电压信号V+/V-；一电压转电流电路(107)，适用于把差分电压信号V+与V-转换成差分电流信号I+与I-。2.根据权利要求1所述的一种具有相位自动调节功能的两相时钟信号产生电路，其特征在于，所述差分转单端电路(102)包括：一前置放大电路(120)，适用于对差分时钟信号CLK2+与CLK2-进行放大，输出差分信号a+和a-；一第一差分转单端放大器(121)，适用于将差分信号a+和a-转换成单端时钟信号CLKC；一第二差分转单端放大器(122)，适用于将差分信号a+和a-转换成单端时钟信号CLKD；一锁存器电路(123)，适用于减少单端时钟信号CLKC与CLKD的采样抖动时间。3.根据权利要求2所述的一种具有相位自动调节功能的两相时钟信号产生电路，其特征在于，所述前置放大电路(120)包括NMOS晶体管N3和N4以及PMOS晶体管P1～P4，该前置放大电路还包括电阻R3和R4；差分时钟信号CLK2+输入所述NMOS晶体管N3的栅极，差分时钟信号CLK2-输入所述NMOS晶体管N4的栅极；NMOS晶体管N3的源极连接NMOS晶体管N4的源极形成第三电气结点，所述第三电气结点经一尾电流U1到地；所述NMOS晶体管N3的漏极连接至PMOS晶体管P1的漏极形成第四电气结点，PMOS晶体管P1的栅极与PMOS晶体管P2的栅极连接；NMOS晶体管N4的漏极连接至PMOS晶体管P4的漏极形成第五电气节点，PMOS晶体管P4的栅极与PMOS晶体管P3的栅极连接；PMOS晶体管P2的漏极连接第五电气结点并输出差分信号a+，PMOS晶体管P3的漏极连接第四电气结点并输出差分信号a-；所述电阻R3并联于PMOS晶体管P1的栅极与漏极之间，电阻R4并联于PMOS晶体管的栅极与漏极之间；PMOS管P1～P4的源极接电源VDD。4.根据权利要求3所述的一种具有相位自动调节功能的两相时钟信号产生电路，其特征在于，所述第一差分转单端放大器(121)包括PMOS晶体管P5和P6以及NMOS晶体管N5和N6，所述PMOS晶体管P5的栅极接差分信号a+，PMOS晶体管P6的栅极接差分信号a-，PMOS晶体管P5的漏极连接NMOS晶体管N5的漏极，PMOS晶体管P6的漏极连接N...
【专利技术属性】
技术研发人员：胡蓉彬，胡刚毅，李儒章，王健安，陈光炳，王育新，付东兵，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：重庆,50
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