一种肖特基半导体装置制造方法及图纸

本发明专利技术公开了一种肖特基半导体装置，在漂移层中上下设置多个沟槽结构，形成反向偏压下多变化电场，具有低导通电阻；本发明专利技术的肖特基半导体装置设置单一肖特基势垒结，具有良好的开关性能；在漂移层中设置反型材料，降低表面沟槽底部峰值电场，提高器件可靠性。

【技术实现步骤摘要】
一种肖特基半导体装置
本专利技术涉及到一种肖特基半导体装置，本专利技术还涉肖特基半导体装置的制备方法。
技术介绍
肖特基器件因其具有低开启压降和快速开关特性被广泛应用，已成为整流器件发展的重要趋势；肖特基器件也有反向阻断压降低、漏电流大和导通电阻大的缺点，应用范围受到限制。人们提出了新结构用于改进肖特基的反向阻断特性，一类新结构在肖特基器件表面引入P型导电材料，改善了器件的反向阻断电压和漏电流特性，同时也在器件正向导通时引入少子，降低了器件的开关性能；第二类新结构在器件表面引入MIS结构，通过将表面电势引入器件内部，以此提高器件反向阻断压降或者导通电阻，此方法因在器件内设置绝缘材料，使得器件的可靠性受到影响；第三类新结构在器件内引入P型导电材料，以此改变漂移区电场，提高器件的反向阻断电压，因需要多次外延制造工艺，带来器件的制造流程复杂和制造成本极大升高的问题。
技术实现思路
本专利技术针对上述的一个或多个问题，提供一种肖特基半导体装置，还示出制造方法。一种肖特基半导体装置，衬底层，为高浓度掺杂第一导电半导体材料；漂移层，为第一导电半导体材料，位于衬底层之上；多个第一沟槽，位于漂移层表面，沟槽内壁设置有绝缘层，沟槽内设置导电材料或第二导电半导体材料，包括为金属或掺杂多晶硅；多个第二沟槽，位于漂移层内部，不与沟槽第一沟槽接触，第二沟槽底部低于第一沟槽底部，第二沟槽侧壁和底部设置有绝缘层，沟槽内设置第二导电半导体材料，第二导电半导体材料上表面不高于第二沟槽侧壁绝缘层上表面，第二导电半导体材料上表面与漂移层第一导电半导体材料相连，第二沟槽侧壁绝缘层上表面与漂移层第一导电半导体材料相连；肖特基势垒结，位于漂移层表面；上下表面金属层，上表面电极金属层位于上表面连接肖特基势垒结和第一沟槽内导电材料，下表面电极金属层位于衬底层背部。上述第一沟槽掺杂多晶硅为N型多晶硅、P型多晶硅或上部为N型多晶硅下部为P型多晶硅。第二沟槽内第二导电半导体材料第二导电杂质掺杂多晶硅、无定形硅或非晶硅。第二沟槽内第二导电多晶硅、无定形硅或非晶硅上表面不高于第二沟槽侧壁绝缘层上表面。第二沟槽内第二导电半导体材料包括为上部为单晶半导体材料下部为多晶硅、无定形硅或非晶硅。第二沟槽顶部低于第一沟槽底部。第二沟槽底部与衬底层相连，或者第二沟槽底部与衬底层不相连。第一沟槽和第二沟槽在半导体装置上表面投影为叠加，或者第一沟槽和第二沟槽在半导体装置上表面投影为交替排列。第一沟槽和第二沟槽包括为同一沟槽内上下设置，第一沟槽和第二沟槽之间设置第一导电半导体材料填充。第一沟槽和第二沟槽宽度可以相同可以不同。第一沟槽和第二沟槽高度可以相同可以不同。第一沟槽和第二沟槽内绝缘层厚度可以相同可以不同。衬底层和漂移层之间包括设置缓冲层，缓冲层为第一导电半导体材料，掺杂浓度小于衬底层大于漂移层，同时第二沟槽全部或部分位于缓冲层中。漂移层包括为逐级掺杂，从下至上掺杂浓度逐级降低。本专利技术肖特基半导体装置终端结构为漂移层内下部设置多个上述第二沟槽结构，漂移层表面设置宽沟槽，宽沟槽侧壁设置导电材料或第二导电半导体材料，上表面金属层位于宽沟槽内，终止于宽沟槽底部绝缘层表面。本专利技术上述结构中，在沟槽底部可以设置反型区即第二导电半导体材料；本专利技术上述结构中，在漂移层内部沟槽填充掺杂多晶硅时，优选设置第二导电类型杂质进行掺杂，也包括对多晶半导体材料进行金属如金掺杂，形成禁带复合中心；本专利技术上述结构中，第一沟槽内多晶硅包括为高浓度杂质掺杂或低浓度杂质掺杂；本专利技术上述结构中，第二沟槽内多晶硅包括为高浓度杂质掺杂或低浓度杂质掺杂；在这里指出漂移层内沟槽可以在上下空间上设置多个。本专利技术的肖特基半导体装置，在漂移层中上下设置多个沟槽结构，具有低导通电阻；为单一肖特基势垒结器件，具有良好的开关性能；在漂移层中设置反型材料，降低表面沟槽底部峰值电场，提高器件可靠性。附图说明图1为本专利技术的肖特基半导体装置元胞剖面示意图。图2为本专利技术的第二种肖特基半导体装置元胞剖面示意图。图3为本专利技术具有反型区域肖特基半导体装置元胞剖面示意图。图4为本专利技术的第三种肖特基半导体装置元胞剖面示意图。图5为本专利技术设置有终端结构的肖特基半导体装置剖面示意图。其中，1、衬底层；2、漂移层；3、肖特基势垒结；4、P型单晶半导体材料；5、掺杂多晶硅；8、二氧化硅；9、上表面金属层；10、下表面金属层。具体实施方式图1为本专利技术的肖特基半导体装置元胞剖面示意图，衬底层1，为高浓度掺杂N导电类型半导体硅材料，漂移层2，位于衬底层1之上，为N导电类型的半导体硅材料；肖特基势垒结3，位于漂移层2表面；第二沟槽位于漂移层2中，沟槽内壁绝缘层为二氧化硅8，沟槽内填充P型掺杂多晶硅5；第一沟槽位于漂移层2表面，沟槽内壁绝缘层为二氧化硅8，沟槽内填充P型掺杂多晶硅5；器件上表面设置上表面金属层9，连接肖特基势垒结和第一沟槽内掺杂多晶硅；器件下表面设置下表面金属层10，位于衬底层背面；第一沟槽与第二沟槽在半导体装置表面投影为交替排列。制造方法包括如下步骤，在衬底层上外延N型硅材料，形成漂移层，在表面设置沟槽，沟槽内壁形成绝缘层二氧化硅8，沟槽内填充P型多晶硅，再次外延N型硅材料形成漂移层，在表面设置沟槽，沟槽内壁形成绝缘层二氧化硅8，沟槽内填充P型多晶硅，在漂移层表面形成势垒金属，烧结形成肖特基势垒结，进行金属化工艺，在上下表面形成金属层。图2为本专利技术的第二种肖特基半导体装置元胞剖面示意图，衬底层1，为高浓度掺杂N导电类型半导体硅材料，漂移层2，位于衬底层1之上，为N导电类型的半导体硅材料；肖特基势垒结3，位于漂移层2表面；第二沟槽位于漂移层2中，沟槽内壁绝缘层为二氧化硅8，沟槽内填充P型掺杂多晶硅5；第一沟槽位于漂移层2表面，沟槽内壁绝缘层为二氧化硅8，沟槽内填充P型掺杂多晶硅5；器件上表面设置上表面金属层9，连接肖特基势垒结和第一沟槽内掺杂多晶硅；器件下表面设置下表面金属层10，位于衬底层背面；第一沟槽与第二沟槽在半导体装置表面投影为重叠排列。制造方法包括如下步骤，在衬底层上外延N型硅材料，形成漂移层，在表面设置沟槽，沟槽内壁形成绝缘层二氧化硅8，沟槽内底部填充P型多晶硅，去除侧壁绝缘层，在沟槽内外延N型硅材料，反刻蚀N型硅材料形成第一沟槽，在沟槽内壁形成绝缘层二氧化硅8，沟槽内填充P型多晶硅，在漂移层表面形成势垒金属，烧结形成肖特基势垒结，进行金属化工艺，在上下表面形成金属层。图3实例结构与图2类似，区别技术特征为在第二沟槽上部设置硅材料P型单晶半导体材料4。图4为本专利技术的第三种肖特基半导体装置元胞剖面示意图，衬底层1，为高浓度掺杂N导电类型半导体硅材料，漂移层2，位于衬底层1之上，为N导电类型的半导体硅材料；肖特基势垒结3，位于漂移层2表面；第二沟槽位于漂移层2中，沟槽内壁绝缘层为二氧化硅8，沟槽内填充P型掺杂多晶硅5；第一沟槽位于漂移层2表面，沟槽内壁绝缘层为二氧化硅8，沟槽内填充P型掺杂多晶硅5；第一沟槽底部低于第二沟槽顶部；器件上表面设置上表面金属层9，连接肖特基势垒结和第一沟槽内掺杂多晶硅；器件下表面设置下表面金属层10，位于衬底层背面；第一沟槽与第二沟槽在半导体装置表面投影为交替排列。图5为本专利技术的设置有终端结构肖特基半导体装置剖面示意图本文档来自技高网...

【技术保护点】
1.一种肖特基半导体装置，其特征在于：包括：衬底层，为高浓度掺杂第一导电半导体材料；漂移层，为第一导电半导体材料，位于衬底层之上；多个第一沟槽，位于漂移层表面，沟槽内壁设置有绝缘层，沟槽内设置导电材料或第二导电半导体材料，包括为金属或掺杂多晶硅；多个第二沟槽，位于漂移层内部，不与第一沟槽接触，第二沟槽底部低于第一沟槽底部，第二沟槽侧壁和底部设置有绝缘层，沟槽内设置第二导电半导体材料，第二导电半导体材料上表面与漂移层第一导电半导体材料相连，第二沟槽侧壁绝缘层上表面与漂移层第一导电半导体材料相连；肖特基势垒结，位于漂移层表面；上下表面金属层，上表面金属层位于上表面连接肖特基势垒结和第一沟槽内材料表面，下表面金属层位于衬底层背部。

【技术特征摘要】
1.一种肖特基半导体装置，其特征在于：包括：衬底层，为高浓度掺杂第一导电半导体材料；漂移层，为第一导电半导体材料，位于衬底层之上；多个第一沟槽，位于漂移层表面，沟槽内壁设置有绝缘层，沟槽内设置导电材料或第二导电半导体材料，包括为金属或掺杂多晶硅；多个第二沟槽，位于漂移层内部，不与第一沟槽接触，第二沟槽底部低于第一沟槽底部，第二沟槽侧壁和底部设置有绝缘层，沟槽内设置第二导电半导体材料，第二导电半导体材料上表面与漂移层第一导电半导体材料相连，第二沟槽侧壁绝缘层上表面与漂移层第一导电半导体材料相连；肖特基势垒结，位于漂移层表面；上下表面金属层，上表面金属层位于上表面连接肖特基势垒结和第一沟槽内材料表面，下表面金属层位于衬底层背部。2.如权利要求1所述的半导体装置，其特征在于...

【专利技术属性】
技术研发人员：朱江，
申请(专利权)人：朱江，
类型：发明
国别省市：辽宁,21