半导体结构及其形成方法技术

一种半导体结构及其形成方法，方法包括：提供基底，包括用于形成鳍式场效应晶体管的第一区域以及用于形成隔离结构的第二区域；刻蚀基底，形成衬底以及位于第一区域衬底上分立的鳍部，与第二区域相邻的鳍部为第一鳍部，剩余鳍部为第二鳍部，沿平行于衬底表面且垂直于鳍部延伸方向上，第一鳍部和第二鳍部的宽度尺寸不同；在鳍部露出的衬底上形成隔离膜，隔离膜覆盖鳍部的侧壁；形成隔离膜后，对第一鳍部和第二鳍部中宽度尺寸更大的鳍部进行防穿通离子注入工艺；回刻蚀部分厚度的隔离膜，剩余隔离膜作为隔离结构。本发明专利技术在改善短沟道效应的同时，提高半导体结构的载流子迁移率，从而提高所形成半导体结构的电学性能。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，相比平面MOSFET器件，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有的集成电路制造具有更好的兼容性。但是，现有技术半导体结构的电学性能有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，提高所形成半导体结构的电学性能。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区域和第二区域，所述第一区域用于形成鳍式场效应晶体管，所述第二区域用于形成鳍式场效应晶体管之间的隔离结构；刻蚀所述基底，形成衬底以及位于所述第一区域衬底上分立的鳍部，与所述第二区域相邻的鳍部为第一鳍部，剩余所述鳍部为第二鳍部，其中，沿平行于所述衬底表面且垂直于所述鳍部延伸方向上，所述第一鳍部和第二鳍部的宽度尺寸不同；在所述鳍部露出的衬底上形成隔离膜，所述隔离膜覆盖所述鳍部的侧壁，且所述隔离膜顶部高于所述鳍部顶部；形成所述隔离膜后，对所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部进行防穿通离子注入工艺，形成防穿通掺杂离子区；形成所述防穿通掺杂离子区后，回刻蚀部分厚度的所述隔离膜，剩余所述隔离膜作为隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构顶部低于所述鳍部顶部。相应的，本专利技术还提供一种半导体结构，包括：衬底，所述衬底包括第一区域和第二区域，所述第一区域用于形成鳍式场效应晶体管，所述第二区域用于形成位于所述鳍式场效应晶体管之间的隔离结构；鳍部，位于所述第一区域衬底上，与所述第二区域相邻的鳍部为第一鳍部，剩余所述鳍部为第二鳍部，其中，沿平行于所述衬底表面且垂直于所述鳍部延伸方向上，所述第一鳍部和第二鳍部的宽度尺寸不同；防穿通掺杂离子区，位于所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部内；隔离结构，位于所述鳍部露出的衬底上，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构顶部低于所述鳍部顶部。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术提供的半导体结构的形成方法的技术方案中，形成衬底以及位于所述第一区域衬底上分立的鳍部，与第二区域相邻的鳍部为第一鳍部，剩余所述鳍部为第二鳍部，其中，沿平行于所述衬底表面且垂直于所述鳍部延伸方向上，所述第一鳍部和第二鳍部的宽度尺寸不同；在所述鳍部露出的衬底上形成隔离膜，所述隔离膜覆盖所述鳍部的侧壁；形成所述隔离膜后，对所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部进行防穿通离子注入工艺，形成防穿通掺杂离子区。一方面，通过对所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部进行防穿通离子注入工艺，以改善由鳍部宽度尺寸较大所引起的短沟道效应，即有利于抑制所形成半导体结构的短沟道效应；另一方面，宽度尺寸较小的鳍部未进行所述防穿通离子注入工艺，相比对宽度尺寸较小的鳍部进行所述防穿通离子注入工艺的方案，本专利技术可以避免出现宽度尺寸较小的鳍部内防穿通掺杂离子过多的情况，从而可以提高所形成半导体结构的载流子迁移率；因此，综合上述两个方面，通过本专利技术所述形成方法，可以提高所形成半导体结构的电学性能。可选方案中，对所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部进行防穿通离子注入工艺后，回刻蚀部分厚度的所述隔离膜之前，所述形成方法还包括：对所述衬底进行退火工艺。通过所述退火工艺，促进所述隔离膜内的防穿通掺杂离子横向扩散进所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部内，从而有利于抑制所形成半导体结构的短沟道效应。本专利技术提供一种半导体结构，所述半导体结构包括：衬底，所述衬底包括第一区域和第二区域，所述第一区域用于形成鳍式场效应晶体管，所述第二区域用于形成位于所述鳍式场效应晶体管之间的隔离结构；鳍部，位于所述第一区域衬底上，与所述第二区域相邻的鳍部为第一鳍部，剩余所述鳍部为第二鳍部，其中，沿平行于所述衬底表面且垂直于所述鳍部延伸方向上，所述第一鳍部和第二鳍部的宽度尺寸不同；防穿通掺杂离子区，位于所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部内；一方面，所述防穿通掺杂离子区位于宽度尺寸更大的鳍部内，从而可以改善由鳍部宽度尺寸较大所引起的短沟道效应，即有利于抑制半导体结构的短沟道效应；另一方面，宽度尺寸较小的鳍部内不具有所述防穿通掺杂离子区，相比防穿通掺杂离子区还位于宽度尺寸较小的鳍部内的方案，本专利技术可以避免出现宽度尺寸较小的鳍部内防穿通掺杂离子过多的情况，从而可以提高所形成半导体结构的载流子迁移率；因此，综合上述两个方面，通过本专利技术所述半导体结构，使半导体结构的电学性能得到提高。附图说明图1是一种半导体结构的结构示意图；图2是另一种半导体结构的结构示意图；图3至图12是本专利技术半导体结构的形成方法一实施例中各步骤对应结构示意图；图13至图17是本专利技术半导体结构的形成方法另一实施例中各步骤对应结构示意图。具体实施方式为了改善短沟道效应，通常采用的方式是对所述鳍部进行防穿通离子注入(Anti-punchThroughImplant)工艺，以在所述鳍部内形成防穿通掺杂离子区。但是，引入防穿通离子注入后，所形成半导体结构的电学性能仍有待提高。分析其原因在于：在半导体制造中，随着特征尺寸的不断减小，为了有效地填补更小节点的光刻技术空白、改进相邻半导体图形之间的最小间距(pitch)，自对准工艺越来越被广泛地应用于鳍部形成工艺中，例如自对准双重图形化(Self-alignedDoublePatterned，SADP)工艺。根据实际工艺需求，所述衬底包括第一区域和第二区域，所述第一区域用于形成鳍式场效应晶体管，所述第二区域用于形成鳍式场效应晶体管之间的隔离结构。目前，基于自对准双重图形化工艺，形成衬底和鳍部的方法主要包括鳍前切(CutFirst)工艺和鳍后切(CutLast)工艺。CutFirst工艺的主要步骤包括：提供基底；在所述基底上形成鳍部掩膜材料层；采用自对准双重图形化工艺，在所述鳍部掩膜材料层上形成侧墙；去除所述第二区域的侧墙；以所述第一区域的剩余所述侧墙为掩膜，刻蚀所述鳍部掩膜材料层，剩余所述鳍部掩膜材料层作为鳍部掩膜层；去除剩余所述侧墙；去除剩余所述侧墙后，以所述鳍部掩膜层为掩膜，刻蚀所述基底，形成衬底以及位于所述第一区域衬底上分立的鳍部。结合参考图1，图1示出了采用CutFirst工艺所形成半导体结构的结构示意图，以所述第一区域(未标示)衬底10上具有4个鳍部为例进行说明。相应的，与所述第一区域相邻的区本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括第一区域和第二区域，所述第一区域用于形成鳍式场效应晶体管，所述第二区域用于形成鳍式场效应晶体管之间的隔离结构；刻蚀所述基底，形成衬底以及位于所述第一区域衬底上分立的鳍部，与所述第二区域相邻的鳍部为第一鳍部，剩余所述鳍部为第二鳍部，其中，沿平行于所述衬底表面且垂直于所述鳍部延伸方向上，所述第一鳍部和第二鳍部的宽度尺寸不同；在所述鳍部露出的衬底上形成隔离膜，所述隔离膜覆盖所述鳍部的侧壁；形成所述隔离膜后，对所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部进行防穿通离子注入工艺，形成防穿通掺杂离子区；形成所述防穿通掺杂离子区后，回刻蚀部分厚度的所述隔离膜，剩余所述隔离膜作为隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构顶部低于所述鳍部顶部。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括第一区域和第二区域，所述第一区域用于形成鳍式场效应晶体管，所述第二区域用于形成鳍式场效应晶体管之间的隔离结构；刻蚀所述基底，形成衬底以及位于所述第一区域衬底上分立的鳍部，与所述第二区域相邻的鳍部为第一鳍部，剩余所述鳍部为第二鳍部，其中，沿平行于所述衬底表面且垂直于所述鳍部延伸方向上，所述第一鳍部和第二鳍部的宽度尺寸不同；在所述鳍部露出的衬底上形成隔离膜，所述隔离膜覆盖所述鳍部的侧壁；形成所述隔离膜后，对所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部进行防穿通离子注入工艺，形成防穿通掺杂离子区；形成所述防穿通掺杂离子区后，回刻蚀部分厚度的所述隔离膜，剩余所述隔离膜作为隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构顶部低于所述鳍部顶部。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述鳍式场效应晶体管为N型鳍式场效应晶体管，所述防穿通掺杂离子区的离子类型为P型离子；或者，所述鳍式场效应晶体管为P型鳍式场效应晶体管，所述防穿通掺杂离子区的离子类型为N型离子。3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述防穿通掺杂离子区的离子类型为P型离子，所述P型离子包括硼离子、镓离子或铟离子；或者，所述防穿通掺杂离子区的离子类型为N型离子，所述N型离子包括磷离子、砷离子或锑离子。4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述防穿通掺杂离子区的离子类型为P型离子，所述防穿通离子注入工艺的参数包括：所述P型离子为硼离子，注入能量为5Kev至25Kev，注入剂量为1E12原子每平方厘米至1E14原子每平方厘米，注入角度为0度至5度；或者，所述防穿通掺杂离子区的离子类型为N型离子，所述防穿通离子注入工艺的参数包括：所述N型离子为磷离子，注入能量为5Kev至25Kev，注入剂量为1E12原子每平方厘米至1E14原子每平方厘米，注入角度为0度至5度。5.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部进行防穿通离子注入工艺后，回刻蚀部分厚度的所述隔离膜之前，所述形成方法还包括：对所述衬底进行退火工艺。6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述退火工艺为快速热退火工艺，所述退火工艺的参数包括：退火温度为950摄氏度至1050摄氏度，压强为一个标准大气压，退火时间为5秒至15秒，反应气体为氮气。7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述衬底和鳍部的工艺为自对准双重图形化工艺或自对准四重图形化工艺。8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述衬底和鳍部的步骤包括：在所述基底上形成鳍部掩膜材料层；在所述鳍部掩膜材料层上形成图形化的核心层；形成保形覆盖所述核心层和鳍部掩膜材料层的侧墙膜；去除所述核心层顶部以及所述鳍部掩膜材料层上的侧墙膜，保留位于所述核心层侧壁上的所述侧墙膜作为侧墙；去除所述核心层；去除所述核心层后，去除所述第二区域的侧墙；以所述第一区域的侧墙为掩膜，刻蚀所述鳍部掩膜材料层，剩余所述鳍部掩膜材料层作为鳍部掩膜层；去除剩余所述侧墙；去除剩余所述侧墙后，以所述鳍部掩膜层为掩膜，刻蚀所述基底，形成衬底以及位于所述第一区域衬底上分立的鳍部；所述第一鳍部的宽度尺寸大于所述第二鳍部的宽度尺寸；在进行防穿通离子注入工艺的步骤中，对所述第一鳍部进行所述防穿通离子注入工艺，在所述第一鳍部内形成防穿通掺杂离子区。9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述衬底和鳍部的步骤包括：在所述基底上形成鳍部掩膜材料层；在所述鳍部掩膜材料层上形成图...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31