半导体装置及其制造方法制造方法及图纸

本发明专利技术提供一种半导体装置及其制造方法。当在电路区域中形成在比元件分离用的槽深的槽内形成且将布线与半导体基板电连接的基板接触插塞的情况下，防止由于基板接触开口率不足引起的基板接触插塞的电阻值的增大。将连接到布线(M1)和半导体基板(SB)并且不构成电路的基板接触插塞(SP2)形成于半导体芯片区域的边缘部的密封环区域(1B)。将基板接触插塞(SP2)埋入于比元件分离用的槽(D1)深的槽(D2)内。

【技术实现步骤摘要】
半导体装置及其制造方法
本专利技术涉及一种半导体装置及其制造方法，特别涉及一种应用于包括基板接触插塞的半导体装置而有效的技术。
技术介绍
存在一种在半导体基板的主面具有元件分离(DeepTrenchIsolation；DTI，深沟槽隔离)结构的半导体装置，该元件分离结构在作为槽部的深度相对于槽部的宽度的比即深宽比而具有高于1的高深宽比的槽部内形成有绝缘膜。另外，公知了一种基板接触插塞，该基板接触插塞形成于在半导体基板的主面形成的这样的深的槽内，且在该槽的底面连接于半导体基板。另外，作为用于防止由于为了切削半导体晶圆得到多个半导体芯片而进行的切割工序而引起水分侵入到半导体芯片的电路区域、以及由于该切割工序而引起该电路区域被金属污染等的结构，公知了一种形成于半导体芯片的外周部的由金属构件等构成的密封环。在专利文献1(日本特开2011-66067号公报)以及专利文献2(日本特开2011-151121号公报)中，记载了使用深的槽来进行元件分离。在专利文献3(日本特开2015-37099号公报)中，记载了在深的槽内形成插塞，并将该插塞连接到半导体基板。在专利文献4(日本特开平8-37289号公本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，具有：半导体基板，具有第1区域以及在俯视图中包围所述第1区域的第2区域；多个元件，形成于所述第1区域的半导体基板的上表面附近，构成第1电路；元件分离部，埋入于在所述半导体基板的所述上表面形成的第1槽内，使所述多个元件彼此相互分离；第2槽，形成于所述第1区域以及所述第2区域各自的所述半导体基板的所述上表面，且深度比所述第1槽深；第1布线，隔着层间绝缘膜而形成于所述第1区域的所述半导体基板上，构成所述第1电路；第2布线，隔着所述层间绝缘膜而形成于所述第2区域的所述半导体基板上，不构成电路；第1导电性连接部，贯通所述层间绝缘膜，且连接于所述元件；第2导电性连接部，埋入...

【技术特征摘要】
2017.03.09 JP 2017-0445871.一种半导体装置，其特征在于，具有：半导体基板，具有第1区域以及在俯视图中包围所述第1区域的第2区域；多个元件，形成于所述第1区域的半导体基板的上表面附近，构成第1电路；元件分离部，埋入于在所述半导体基板的所述上表面形成的第1槽内，使所述多个元件彼此相互分离；第2槽，形成于所述第1区域以及所述第2区域各自的所述半导体基板的所述上表面，且深度比所述第1槽深；第1布线，隔着层间绝缘膜而形成于所述第1区域的所述半导体基板上，构成所述第1电路；第2布线，隔着所述层间绝缘膜而形成于所述第2区域的所述半导体基板上，不构成电路；第1导电性连接部，贯通所述层间绝缘膜，且连接于所述元件；第2导电性连接部，埋入于所述第1区域的所述第2槽内，在所述第2槽的底部连接于所述半导体基板；以及第3导电性连接部，埋入于所述第2区域的所述第2槽内，不构成电路，所述第2导电性连接部的上表面连接于所述第1布线，所述第3导电性连接部的上表面连接于所述第2布线。2.根据权利要求1所述的半导体装置，其中，在沿着所述半导体基板的所述上表面的方向上，所述第2导电性连接部以及所述第3导电性连接部各自的宽度大于所述第1导电性连接部的宽度。3.根据权利要求1所述的半导体装置，其中，所述第3导电性连接部以及所述第2布线以在俯视图中包围所述第1区域的方式形成为环状。4.根据权利要求1所述的半导体装置，其中，在所述第2区域中，并排形成有多个所述第3导电性连接部。5.根据权利要求1所述的半导体装置，其中，所述半导体基板具备：基板；以及在所述基板上依次形成的绝缘膜和半导体层，所述第2导电性连接部以及所述第3导电性连接部贯通所述绝缘膜。6.根据权利要求1所述的半导体装置，其中，在所述第2区域中还具有第4导电性连接部，该第4导电性连接部形成于在俯视图中不与所述第2槽重叠的位置，且贯通所述层间绝缘膜，所述第4导电性连接部不构成电路，在沿着所述半导体基板的所述上表面的方向上，所述第4导电性连接部的宽度大于所述第1导电性连接部的宽度。7.根据权利要求4所述的半导体装置，其中，多个所述第3导电性连接部中的一部分所述第3导电性连接部以在俯视图中包围所述第1区域的方式形成为环状，多个所述第3导电性连接部中的作为另一部分的多个所述第3导电性连接部以在俯视图中包围所述第1区域的方式离散地并排配置。8.一种半导体装置，其特征在于，具有：半导体基板，具有第1区域以及在俯视图中包围所述第1区域的第2区域；多个元件，形成于所述第1区域的半导体基板的上表面附近，构成第1电路；元件分离部，埋入于在所述半导体基板的所述上表面形成的第1槽内，使所述多个元件彼此相互分离；第2槽，形成于所述第1区域以及所述第2区域各自的所述半导体基板的所述上表面，且深度比所述第1槽深；第1布线，隔着层间绝缘膜而形成于所述第1区域的所述半导体基板上，构成所述第1电路；第2布线，隔着所...

【专利技术属性】
技术研发人员：关川宏昭，德光成太，小室明日翔，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP