一种抗单粒子加固的分频器电路制造技术

本发明专利技术适用于分频器技术领域，提供了一种抗单粒子加固的分频器电路。该分频器包括：加固的D触发器和加固的与非门。相较于现有技术，本发明专利技术通过对时序逻辑电路和组合逻辑电路进行加固，提高了分频器电路的抗单粒子效应能力。D触发器包括时钟输入电路、DCVSL型主锁存器、DCVSL型从锁存器、Quatro型数据存储单元和Muller‑C型输出缓冲单元，其中DCVSL型主锁存器、DCVSL型从锁存器和Muller‑C型输出缓冲单元均采用双模冗余加固，从而提高时序逻辑电路的抗单粒子翻转效应。与非门采用差分串联电压开关逻辑结构进行加固，提高组合逻辑电路的抗单粒子瞬态效应。本发明专利技术具有高共模抑制比、抗单粒子效应等优点。

An anti single particle frequency divider circuit

The invention is applicable to the technical field of frequency dividers, and provides a frequency divider circuit resisting single particle reinforcement. The frequency divider includes a reinforced D trigger and a strengthened NAND gate. Compared with the existing technology, the invention improves the anti-single event effect ability of the frequency divider circuit by strengthening the sequential logic circuit and the combination logic circuit. D flip-flop includes clock input circuit, DCVSL type main latch, DCVSL type slave latch, Quatro type data storage unit and Muller_C type output buffer unit. DCVSL type main latch, DCVSL type slave latch and Muller_C type output buffer unit all adopt dual-mode redundancy reinforcement to improve the anti-singularity of sequential logic circuit. Particle flip effect. The differential series voltage switching logic structure is used to reinforce the non-gate to improve the anti-single event transient effect of the combinational logic circuit. The invention has the advantages of high CMRR and single particle effect.

【技术实现步骤摘要】
一种抗单粒子加固的分频器电路
本专利技术属于分频器电路领域，涉及一种抗单粒子加固的分频器电路。
技术介绍
随着航天、航空、核能等事业的飞速发展，越来越多的电子系统需要工作在辐射环境中。辐射环境下高能粒子穿透到电路芯片内部，并在穿透的路径上产生电离，电路的内部节点将吸收电离产生的电子或空穴而改变原有的工作状态，从而产生多种辐射效应，如单粒子效应、总剂量效应等。每种辐射效应都会影响芯片功能，进而使整个系统功能失效，严重时可能导致灾难性的事故。为了有效应对辐射环境中各种辐射效应对电路系统的影响，开展抗辐射集成电路加固技术的研究对保证航天、航空、核能事业稳步发展有着重大的意义。单粒子效应是对单个器件的影响，其导致敏感结点处的电流或者是电压出现瞬时性的突变；总剂量效应则是大量粒子和光子对电路的累积事件，在整个辐射过程中高能粒子的能量淀积和对器件的损伤效应都将对整个电路产生影响。对于体硅技术而言，随着工艺的缩小，栅氧化层的厚度减小，总剂量效应对芯片的影响在逐渐减小，相反单粒子效应对航天设备中电子器件的影响却日益加剧。分频器电路广泛应用于混合信号集成电路中，可将单一频率的时钟进行分频，产生具有不同频率的时钟信号。分频器主要由D触发器等时序逻辑电路，以及与非门等组合逻辑电路构成。时序逻辑电路对单粒子效应非常敏感，因此传统的分频器加固方法是对触发器进行加固。然而随着工作频率的提高，组合逻辑电路的单粒子敏感性逐渐超过时序逻辑电路，因此，仅对时序逻辑电路进行加固，已经无法满足高速分频器的抗单粒子需求。
技术实现思路
本专利技术实施例提供了一种抗单粒子加固的分频器电路，旨在解决现有技术中分频器的抗单粒子翻转能力不高的问题。本专利技术实施例提供了一种抗单粒子加固的分频器电路，所述分频器包括：两个加固的D触发器和两个加固的与非门；所述加固D触发器包括时钟输入电路、DCVSL型主锁存器、DCVSL型从锁存器、存储单元和Muller-C型输出缓冲单元，所述DCVSL型主锁存器、DCVSL型从锁存器和Muller-C型输出缓冲单元均采用双模冗余加固，从而提高时序逻辑电路的抗单粒子翻转效应；所述加固与非门采用差分串联电压开关逻辑结构进行抗辐射加固，提高组合逻辑电路的抗单粒子瞬态效应。所述分频器有三个输入端和一个输出端，三个所述输入端分别为时钟信号输入端FIN，模式选择端MC和MCN，输出端为分频信号输出端FOUT；所述加固D触发器有三个输入端和两个输出端，三个所述输入端分别为时钟信号输入端CK，数据输入端D和DN，输出端分别为信号输出端Q和QN；所述加固与非门有四个输入端和两个输出端，四个所述输入端分别为A，AN，B和BN，两个所述输出端分别为AND和NAND。所述的抗单粒子加固的分频器电路中，所述第一加固D触发器的DN端和D端分别与所述第二加固D触发器的Q端、QN端连接；所述第一加固D触发器的CK端与时钟输入端FIN端连接；所述第一加固D触发器的QN端和Q端分别与所述第一加固与非门的A端和AN端连接。所述的抗单粒子加固的分频器电路中，所述第一加固与非门的B端和BN端分别与所述模式选择端MC端和MCN端连接；所述第一加固与非门的A端和AN端分别与所述第一加固D触发器的QN端和Q端连接；所述第一加固与非门的AND端和NAND端分别与所述第二加固与非门的AN端和A端连接。所述的抗单粒子加固的分频器电路中，所述第二加固与非门的B端和BN端分别与所述第二加固D触发器的Q端和QN端连接；所述第二加固与非门的A端和AN端分别与所述第一加固与非门的NAND端和AND端连接；所述第二加固与非门的AND端和NAND端分别与所述第二加固D触发器的D端和DN端连接。所述的抗单粒子加固的分频器电路中，所述第二加固D触发器的D端和DN端分别与所述第二加固与非门的AND端和NAND端连接；所述第二加固D触发器的CK端与时钟输入端FIN端连接；所述第二加固D触发器的QN端和Q端分别与所述第一加固D触发器的D端和DN端连接，还分别与所述第二加固与非门的BN端和B端连接。所述加固D触发器中，时钟输入电路有一个输入端口CK和一个输出端口CKN，具体包括：第一PMOS管，第二PMOS管，第一NMOS管，第二NMOS管；所述第一PMOS管和第二PMOS管的衬底接电源VDD，所述第一NMOS管和第二NMOS管的衬底接地；所述第一PMOS管源极Ps1与电源VDD相连，栅极Pg1与输入端口CK相连，漏极Pd1与第一NMOS管漏极、第二PMOS管栅极Pg2、第二NMOS管栅极Ng2相连；所述第一NMOS管漏极Nd1与第一PMOS管漏极Pd1、第二PMOS管栅极Pg2、第二NMOS管栅极Ng2相连，栅极Ng1与输入端口CK相连，源极Ns1与地相连；所述第二PMOS管源极Ps2与电源VDD相连，栅极Pg2与第一PMOS管漏极Pd1、第一NMOS管漏极Nd1相连，漏极Pd2与输出端口CKN相连；所述第二NMOS管栅极Ng2与第一PMOS管漏极Pd1、第一NMOS管漏极Nd1相连，漏极Nd2与输出端口CKN相连，源极Ns2与地相连。所述加固D触发器中，DCVSL型主锁存器有三个输入端口和四个输出端口，三个所述输入端口为D、DN和CK，四个所述输出端口为DN1、DP1、DN2、DP2，具体包括：第三PMOS管，第四PMOS管，第五PMOS管，第六PMOS管，第三NMOS管，第四NMOS管，第五NMOS管，第六NMOS管，第七NMOS管，第八NMOS管；所述第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管的衬底接电源VDD，所述第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管的衬底接地；所述第三PMOS管源极Ps3与电源VDD相连，漏极Pd3与第三NMOS管漏极Nd3、第四PMOS管栅极Pg4、输出端DN1相连，栅极Pg3与第四PMOS管漏极Pd4、第四NMOS管漏极Nd4、输出端DP1相连；所述第四PMOS管源极Ps4与电源VDD相连，漏极Pd4与第四NMOS管漏极Nd4、第三PMOS管栅极Pg3、输出端DP1相连，栅极Pg4与第三PMOS管漏极Pd3、第三NMOS管漏极Nd3、输出端DN1相连；所述第三NMOS管漏极Nd3与第三PMOS管漏极Pd3、第四PMOS管栅极Pg4、输出端DN1相连，源极Ns3与第四NMOS管源极Ns4、第五NMOS管漏极Nd5相连，栅极Ng3与输入端D相连；所述第四NMOS管漏极Nd4与第四PMOS管漏极Pd4、第三PMOS管栅极Pg3、输出端DP1相连，源极Ns4与第三NMOS管源极Ns3、第五NMOS管漏极Nd5相连，栅极Ng4与输入端DN相连；所述第五NMOS管漏极Nd5与第三NMOS管源极Ns3、第四NMOS管源极Ns4相连，栅极Ng5与CK输入端相连，源极Ns5与地相连；所述第五PMOS管源极Ps5与电源VDD相连，漏极Pd5与第六NMOS管漏极Nd6、第六PMOS管栅极Pg6、输出端DP2相连，栅极Pg5与第六PMOS管漏极Pd6、第七NMOS管漏极Nd7、输出端DN2相连；所述第六PMOS管源极Ps6与电源VDD相连，漏极Pd6与第七NMOS管漏极Nd7、第五PMOS管栅极Pg5、输出端DN2本文档来自技高网...

【技术保护点】
1.一种抗单粒子加固的分频器电路，其特征在于，所述分频器包括：两个加固D触发器和两个加固与非门；第一加固D触发器的Q和QN端分别与第一加固与非门的AN和A端相连，第一加固与非门的B和BN端分别与MC和MCN端相连，第一加固与非门的AND和NAND端分别与第二加固与非门的AN和A端相连，第二加固与非门的AND和NAND端分别与第二加固D触发器的D和DN端相连，第二加固D触发器的Q和QN端分别与第二加固与非门的B和BN端相连，同时与第一加固D触发器的DN和D端相连，第一加固D触发器与第二加固D触发器的CK端与输入信号FIN相连，第二加固D触发器的Q端与输出信号FOUT相连；当MC为低电平，MCN为高电平时，所述分频器工作在二分频模式；当MC为高电平，MCN为低电平时，所述分频器工作在三分频模式；所述加固D触发器包括时钟输入电路，DCVSL型主锁存器，DCVSL型从锁存器，Quatro型数据存储单元，和Muller‑C型输出缓冲单元，其中DCVSL型主锁存器和DCVSL型从锁存器，以及Muller‑C型输出缓冲单元均采用空间冗余技术进行加固；所述加固与非门为DCVSL型与非门，降低单粒子脉冲在传播过程中的展宽；所述分频器为全差分结构，具有较高的电源抑制比和抗噪声性能；所述分频器同时对时序逻辑电路D触发器，以及组合逻辑电路与非门进行抗单粒子加固，具有较强的抗辐射性能。...

【技术特征摘要】
1.一种抗单粒子加固的分频器电路，其特征在于，所述分频器包括：两个加固D触发器和两个加固与非门；第一加固D触发器的Q和QN端分别与第一加固与非门的AN和A端相连，第一加固与非门的B和BN端分别与MC和MCN端相连，第一加固与非门的AND和NAND端分别与第二加固与非门的AN和A端相连，第二加固与非门的AND和NAND端分别与第二加固D触发器的D和DN端相连，第二加固D触发器的Q和QN端分别与第二加固与非门的B和BN端相连，同时与第一加固D触发器的DN和D端相连，第一加固D触发器与第二加固D触发器的CK端与输入信号FIN相连，第二加固D触发器的Q端与输出信号FOUT相连；当MC为低电平，MCN为高电平时，所述分频器工作在二分频模式；当MC为高电平，MCN为低电平时，所述分频器工作在三分频模式；所述加固D触发器包括时钟输入电路，DCVSL型主锁存器，DCVSL型从锁存器，Quatro型数据存储单元，和Muller-C型输出缓冲单元，其中DCVSL型主锁存器和DCVSL型从锁存器，以及Muller-C型输出缓冲单元均采用空间冗余技术进行加固；所述加固与非门为DCVSL型与非门，降低单粒子脉冲在传播过程中的展宽；所述分频器为全差分结构，具有较高的电源抑制比和抗噪声性能；所述分频器同时对时序逻辑电路D触发器，以及组合逻辑电路与非门进行抗单粒子加固，具有较强的抗辐射性能。2.如权利要求1所述的抗单粒子加固的分频器电路，其特征在于，所述加固D触发器有三个输入端和两个输出端，三个所述输入端分别为时钟信号输入端CK，数据输入端D和DN，输出端分别为信号输出端Q和QN；所述加固D触发器中，时钟输入电路的输出与两个DCVSL型主锁存器和DCVSL型从锁存器的输入端连接，两个DCVSL型主锁存器的输出端分别与两个DCVSL型从锁存器的输入端，同时把两条路径各一个反相数据存储在Quatro型数据存储单元，最后DCVSL型从锁存器的输出端与Muller-C型输出缓冲单元连接。3.如权利要求2所述的抗单粒子加固的分频器电路，其特征在于，所述加固D触发器的时钟输入电路有一个输入端口CK和一个输出端口CKN，具体包括：第一PMOS管，第二PMOS管，第一NMOS管，第二NMOS管；所述第一PMOS管与第一NMOS管的栅极互相连接，同时与输入端CK连接；所述第二PMOS管与第二NMOS管的栅极互相连接，同时与第一PMOS管和第一NMOS管的漏极互相连接；所述第二PMOS管与第二NMOS管的漏极互相连接，同时与输出端CKN连接；所述第一PMOS管和第二PMOS管的源极与电源VDD连接，第一NMOS管与第二NMOS管的源极与地连接。4.如权利要求2所述的抗单粒子加固的分频器电路，其特征在于，所述加固D触发器的DCVSL型主锁存器有三个输入端口和四个输出端口，三个所述输入端口为D、DN和CK，四个所述输出端口为DN1、DP1、DN2、DP2，具体包括：第三PMOS管，第四PMOS管，第五PMOS管，第六PMOS管，第三NMOS管，第四NMOS管，第五NMOS管，第六NMOS管，第七NMOS管，第八NMOS管；所述DCVSL型主锁存器的输出端DN1与所述第三PMOS管的漏极、第三NMOS管的漏极、第四PMOS管的栅极连接；DP1与所述第四PMOS管的漏极、第四NMOS管的漏极、第三PMOS管的栅极连接；所述第三NMOS管与第四NMOS管的源极互相连接，同时与第五NMOS管的漏极连接；所述第三PMOS管与第四PMOS管的源极互相连接，同时与电源VDD连接；所述第五NMOS管的源极与地连接；所述第三NMOS管的栅极与输入端D连接，第四NMOS管的栅极与输入端DN连接，第五NMOS管的栅极与输入端CK连接；所述DCVSL型主锁存器的输出端DP2与所述第五PMOS管的漏极、第六NMOS管的漏极、第六PMOS管的栅极连接；DN2与所述第六PMOS管的漏极、第七NMOS管的漏极、第五PMOS管的栅极连接；所述第六NMOS管与第七NMOS管的源极互相连接，同时与第八NMOS管的漏极连接；所述第五PMOS管与第六PMOS管的源极互相连接，同时与电源VDD连接；所述第八NMOS管的源极与地连接；所述第六NMOS管的栅极与输入端DN连接，第七NMOS管的栅极与输入端D连接，第八NMOS管的栅极与输入端CK连接。5.如权利要求2所述的抗单粒子加固的分频器电路，其特征在于，所述加固D触发器的DCVSL型从锁存器有五个输入端口和四个输出端口，五个所述输入端口为DN1、DN2、DP1、DP2和CKN，四个所述输出端口为QN1、QP1、QN2、QP2，具体包括：第七PMOS管，第八PMOS管，第九PMOS管，第十PMOS管，第九NMOS管，第十NMOS管，第十一NMOS管，第十二NMOS管，第十三NMOS管，第十四NMOS管；所述DCVSL型从锁存器的输出端QN1与所述第七PMOS管的漏极、第九NMOS管的漏极、第八PMOS...

【专利技术属性】
技术研发人员：陈卓俊，胡袁源，
申请(专利权)人：湖南大学，
类型：发明
国别省市：湖南,43