The invention discloses an apparatus and a related method of an electronic circuit with reduced leakage current. A device includes an integrated circuit (IC) comprising a complementary metal oxide semiconductor (CMOS) circuit comprising a pull-up network coupled to a supply voltage and at least one input signal. IC also includes a first metal oxide semiconductor (MOS) transistor coupled to a pull-up network and a first bias voltage to reduce gate-induced drain leakage (GIDL) current in a CMOS circuit.
【技术实现步骤摘要】
具有减小的泄漏电流的电子电路的装置及相关方法
本公开总体涉及具有改进的功耗的电子电路，并且更具体地，涉及具有降低的功耗的集成电路(IC)装置以及相关方法。
技术介绍
现代IC已经帮助集成电子电路减小了尺寸并降低了成本。因此，现代IC可以形成复杂的电路和系统。例如，系统的几乎所有的功能均可以使用一个或少量IC来实现。此类电路和系统可以接收和操作模拟信号和数字信号两者，并且可以提供模拟信号和数字信号。结果是产生具有增加数量的晶体管和类似器件的电路和系统的趋势日益增长。器件数量的增加也与电子电路(诸如IC)的功耗增加同时发生。各种机制(诸如器件泄漏)是增加的功耗的起因。在各种IC器件中使用的技术(诸如互补金属氧化物半导体(CMOS))使用具有漏电流的器件(诸如晶体管)。本节中的描述和任何相应的(多个)附图作为背景信息资料被包括。本节中的资料不应视为承认此类资料构成本专利申请的现有技术。
技术实现思路
根据示例性实施例，预期了各种装置和相关方法。根据一个示例性实施例，一种装置包括IC，该IC包括CMOS电路，该CMOS电路包括耦合至供电电压和至少一个输入信号的上拉网络。IC还...
【技术保护点】
1.一种装置，其包括：集成电路即IC，其包括：互补金属氧化物半导体电路即CMOS电路，其包括耦合至供电电压和至少一个输入信号的上拉网络；以及第一金属氧化物半导体晶体管即MOS晶体管，所述第一MOS晶体管耦合至所述上拉网络并且耦合至第一偏置电压以减小所述CMOS电路的栅极感应漏极泄漏电流即GIDL电流。
【技术特征摘要】
2017.02.10 US 15/429,6901.一种装置，其包括：集成电路即IC，其包括：互补金属氧化物半导体电路即CMOS电路，其包括耦合至供电电压和至少一个输入信号的上拉网络；以及第一金属氧化物半导体晶体管即MOS晶体管，所述第一MOS晶体管耦合至所述上拉网络并且耦合至第一偏置电压以减小所述CMOS电路的栅极感应漏极泄漏电流即GIDL电流。2.根据权利要求1所述的装置，其中，所述IC进一步包括：耦合至地电位并且耦合至所述至少一个输入信号的下拉网络；以及第二MOS晶体管，所述第二MOS晶体管耦合至所述下拉网络并且耦合至第二偏置电压以减小所述CMOS电路的GIDL电流。3.根据权利要求1所述的装置，其中，所述第一偏置电压被施加至所述第一MOS晶体管的栅极以减小所述上拉网络中的至少一个晶体管的漏极-本体电压。4.根据权利要求2所述的装置，其中，所述第二偏置电压被施加至所述第二MOS晶体管的栅极以减小所述下拉网络中的至少一个晶体管的漏极-本体电压。5.根据权利要求2所述的装置，其中，所述第一偏置电压和所述第二偏置电压中的至少一个是可变的。6.根据权利要求1所述的装置，其中，所述第一偏置电压取决于所述CMOS电路的供电电压。7.根据权利要求2所述的装置，其中，所述第二偏置电压取决于所述CMOS电路的供电电压。8.一种装置，包括：集成电路即IC，其包括：互补金属氧化物半导体电路即CMOS电路，其包括耦合至地电位和至少一个输入信号的下拉网络；以及第一金属氧化物半导体晶体管即MOS晶体管，所述第一MOS晶体管耦合至所述下拉网络并且耦合至第一偏置电压以减小所述CMOS电路的栅极感应漏极泄漏电流即GIDL电流...
【专利技术属性】
技术研发人员：A·K·杜塔，E·阿塔拉，N·M·爱金逊，
申请(专利权)人：硅实验室公司，
类型：发明
国别省市：美国,US
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