The embodiment of the invention provides a position shift circuit and an integrated circuit using the quasi shift circuit. Compared with the traditional bit-quasi-shift circuit, this bit-quasi-shift circuit also has another pair of PMOS transistors and another pair of NMOS transistors, in which another pair of PMOS transistors is connected to a pair of PMOS transistors, and the other pair of NMOS transistors is connected to a pair of NMOS transistors. Multiple PMOS transistors and multiple NMOS transistors in a bit-quasi-shift circuit can be protected, which increases the service life of the bit-quasi-shift circuit and reduces the damage probability of the bit-quasi-shift circuit. The other pair of NMOS transistors that are turned on can operate in the saturation region rather than the nonlinear region, thus increasing the operation speed of the bit-quasi-shift circuit.
【技术实现步骤摘要】
位准移位电路及整合电路
本专利技术关于位准移位电路与使用此位准移位电路的整合电路,其中位准移位电路用以对输入电压的第一逻辑高位准进行位准移位以产生输出电压的第二逻辑高位准。
技术介绍
在现今整合电路的设计中,逻辑核心与输入/输出单元可能通过不同电压来供应电能。举例来说,于通过0.13微米制程制造的整合电路中,逻辑核心通过1.2伏特的电压来供应电能,而输入/输出单元通过3.3伏特的电压来供应电能。因为逻辑核心的信号操作于第一电压范围(例如,0至1.2伏特)且输入/输出单元的信号操作于第二电压范围(例如,0至3.3伏特),因此通常需要一个位准移位电路以确保在逻辑核心与输入/输出单元之间传递的信号能够位于正确的逻辑状态。请参照图1,图1是传统位准移位电路的电路图。传统位准移位电路1包括一对N型金属氧化物半导体(NMOS)晶体管N1、N2与一对P型金属氧化物半导体(PMOS)晶体管P1、P2。输入电压IN_1与IN_2被输入至传统位准移位电路1,以及传统位准移位电路1根据输入电压IN_1与IN_2产生输出电压OUT_1与OUT_2,其中输入电压IN_2是输入电压IN_1的反向信号,以及输出电压OUT_2是输出电压OUT_1的反向信号。输入电压IN_1与IN_2的第一逻辑高位准不同于输出电压OUT_1与OUT_2的第二逻辑高位准。举例来说,输入电压IN_1与IN_2的第一逻辑高位准为1.2伏特且输出电压OUT_1与OUT_2的第二逻辑高位准为3.3伏特。换言之,传统位准移位电路1用以输入电压IN_1与IN_2的第一逻辑高位准进行位准移位以产生输出电压OUT_1与OU ...
【技术保护点】
1.一种位准移位电路,包括:一第一NMOS晶体管,具有接收一第一输入电压的一栅极、连接至一第一逻辑低位准的一源极与一漏极;一第二NMOS晶体管,具有接收一第二输入电压的一栅极、连接至所述第一逻辑低位准的一源极与一漏极,其中所述第二输入电压为所述第一输入电压的一反向信号;一第三NMOS晶体管,具有连接至一第一逻辑高位准的一栅极、连接至所述第一NMOS晶体管的漏极的一源极与一漏极;一第四NMOS晶体管,具有连接至所述第一逻辑高位准的一栅极、连接至所述第二NMOS晶体管的漏极的一源极与一漏极;一第一PMOS晶体管,具有一栅极、连接至一第二逻辑高位准的一源极与一漏极;一第二PMOS晶体管,具有一栅极、连接至所述第二逻辑高位准的一源极与一漏极,其中所述第二PMOS晶体管的漏极连接至所述第一PMOS晶体管的栅极,并用以传送一第一输出电压,所述第一PMOS晶体管的漏极连接至所述第二PMOS晶体管的栅极,并用以传送一第二输出电压,且所述第二输出电压为所述第一输出电压的一反向信号;一第三PMOS晶体管,具有用以接收所述第二输入电压的一栅极、连接至所述第一PMOS晶体管的漏极的一源极与连接至所述第三NMO ...
【技术特征摘要】
1.一种位准移位电路,包括:一第一NMOS晶体管,具有接收一第一输入电压的一栅极、连接至一第一逻辑低位准的一源极与一漏极;一第二NMOS晶体管,具有接收一第二输入电压的一栅极、连接至所述第一逻辑低位准的一源极与一漏极,其中所述第二输入电压为所述第一输入电压的一反向信号;一第三NMOS晶体管,具有连接至一第一逻辑高位准的一栅极、连接至所述第一NMOS晶体管的漏极的一源极与一漏极;一第四NMOS晶体管,具有连接至所述第一逻辑高位准的一栅极、连接至所述第二NMOS晶体管的漏极的一源极与一漏极;一第一PMOS晶体管,具有一栅极、连接至一第二逻辑高位准的一源极与一漏极;一第二PMOS晶体管,具有一栅极、连接至所述第二逻辑高位准的一源极与一漏极,其中所述第二PMOS晶体管的漏极连接至所述第一PMOS晶体管的栅极,并用以传送一第一输出电压,所述第一PMOS晶体管的漏极连接至所述第二PMOS晶体管的栅极,并用以传送一第二输出电压,且所述第二输出电压为所述第一输出电压的一反向信号;一第三PMOS晶体管,具有用以接收所述第二输入电压的一栅极、连接至所述第一PMOS晶体管的漏极的一源极与连接至所述第三NMOS晶体管的漏极的一漏极;以及一第四PMOS晶体管,具有用以接收所述第一输入电压的一栅极、连接至所述第二PMOS晶体管的漏极的一源极与连接至所述第四NMOS晶体管的漏极的一漏极。2.如权利要求1所述的位准移位电路,还包括:一第五PMOS晶体管,具有接收所述第二输出电压的一栅极、连接至所述第二逻辑高位准的一源极与用以传送一第三输出电压的一漏极;一第五NMOS晶体管,具有用以接收所述第二输入电压的一栅极、连接至所述第一逻辑低位准的一源极与一漏极;以及一第六PMOS晶体管,具有一栅极、连接至所述第五PMOS晶体管的漏极的一源极与连接至所述第六PMOS晶体管的栅极与所述第五NMOS晶体管的漏极的一漏极。3.如权利要求2所述的位准移位电路,还包括:一输出电容,具有分别连接至所述第五PMOS晶体管的漏极与所述第一逻辑低位准的两端。4.如权利要求2所述的位准移位电路,其中所述第一至第六PMOS晶体管的多个本体端连接至第二逻辑高位准,以及所述第一至第五NMOS晶体管的多个本体端连接至第一逻辑低位准。5.如权利要求1所述的位准移位电路,其中所述第三NMOS晶体管与所述第四NMOS晶体管操作于一饱和区,以及所述第三PMOS晶体管与第四PMOS晶体管的一者操作于所述饱和区。6.如权利要求2所述的位准移位电路,其中于一第一情况下的一稳态期间,当第一输入电压已从第一逻辑低位准变化至第一逻辑高位准且第二输入电压已从第一逻辑高位准变化至第一逻辑低位准时,所述第一PMOS晶体管、所述第二NMOS晶体管与所述第五NMOS晶体管被关闭,所述第一NMOS晶体管、所述第三NMOS晶体管、所述第四NMOS晶体管与所述第二至第六PMOS晶体管被打开,如此一来,所述第一输出电压与所述第三输出电压等于所述第二逻辑高位准,以及所述第二输出电压等于所述第三PMOS晶体管的一门限电压。7.如权利要求6所述的位准移位电路,其中于所述第一情况下的稳态期间:所述第一PMOS晶体管的一漏源极电压等于所述第二逻辑高位准减去所述第三PMOS晶体管的门限电压的一位准...
【专利技术属性】
技术研发人员:周敏忠,
申请(专利权)人:晶豪科技股份有限公司,
类型:发明
国别省市:中国台湾,71
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