三维系统级封装结构及其封装方法技术方案

本发明专利技术公开了一种三维系统级封装结构与封装方法，包括QFN(Quad Flat No‑lead)封装基体以及倒置于其中的内嵌封装体，内嵌封装体的上表面设置有内嵌封装体的电路引出端，在内嵌封装体的上表面上方放置有芯片（集成电路芯片和/或微机电芯片）和/或其他元器件并且与内嵌封装体电路引出端或QFN的焊盘通过相应的电连接机构形成电连接，内嵌封装体电路引出端通过相应的电连接机构与QFN的焊盘形成至少一个电连接。本方案可以在内嵌封装体内外都进行2D/3D芯片集成，集成芯片数量多，集成灵活性大，工艺成熟容易实现，成本低，适用于将各类芯片形成系统级集成模块，产品质量有充分保证，具有很高良品率。

Three dimensional system level packaging structure and its encapsulation method

The invention discloses a three-dimensional system-level packaging structure and packaging method, which comprises a QFN (Quad Flat No_lead) packaging substrate and an inlaid package body inverted therein. The upper surface of the inlaid package body is provided with a circuit lead with an inlaid package body, and a chip (integrated circuit chip) is placed above the upper surface of the inlaid package body. And/or micro-electromechanical chips) and/or other components are electrically connected to the solder pad of the inlaid package circuit lead-out end or QFN through the corresponding electrical connection mechanism, and the inlaid package circuit lead-out end forms at least one electrical connection with the solder pad of the QFN through the corresponding electrical connection mechanism. This scheme can be used to integrate 2D/3D chips both inside and outside the embedded package. The number of integrated chips is large, the integration flexibility is large, the process is mature and easy to implement, and the cost is low. It is suitable to form system-level integrated modules for all kinds of chips. The product quality is fully guaranteed and the yield is high.

【技术实现步骤摘要】
三维系统级封装结构及其封装方法
本专利技术属于集成电路芯片封装领域，具体地，是一种系统级封装结构与封装方法。
技术介绍
集成电路芯片是20世纪50年代后期及60年代发展起来的一种新型半导体器件，它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，将具有一定功能电路所包含的晶体管、电阻、电容等元件及它们之间的电连接机构全部集成在一小块硅片表面上，再通过封装工艺将硅片表面电路与外部建立电连接并保护起来。因此集成电路的封装是把集成电路芯片装配为最终产品的过程，最常见的是将芯片制造厂家（Foundry）生产出来的集成电路裸芯片放在一块起到承载作用的基板上，把管脚引出来，然后固定包封形成一个封装体的过程。随着消费类电子产品、航空航天电子、军事电子等技术的飞速发展，作为现代信息技术核心的半导体器件必须最大限度地实现小型化、轻量化、高密度化及高可靠性。而集成电路技术的工艺节点正在接近其物理极限，长期以来遵循的摩尔定律即芯片特征尺寸等比例缩小的原则，在实际应用中已无法满足半导体技术发展的需求。为满足产品轻、薄、短、小以及系统整合的需求，各种式样的封装技术于是被推陈出新。系统级封装(SysteminPackage，SiP)利用成熟的封装工艺集成多种元器件，即在一个封装体内组装多个集成电路芯片、各种类型的元器件、以及诸如微机电(MEMS)或者光学器件等，实现一定功能的单个标准封装件，构成复杂且完整的电子系统，其周期短、成本低，因此作为在系统层面上延续摩尔定律的技术路线，得到了越来越多的关注和应用。系统级封装已经成为重要的先进封装和系统集成技术，是电子产品小型化和多功能化的重要技术路线，具有广阔的应用市场和发展前景，广泛应用于RF/无线、传感器、网络与计算机技术、高速数字产品、物联网终端等方面。系统级封装方式没有一定型态。可用多芯片模块(Multi-chipModule；MCM)的平面式2D封装，也可用多芯片3D堆叠的结构，以有效缩减封装面积，其内部互连技术可以是单纯的引线键合(WireBonding)，亦可使用倒装焊(FlipChip)方式，也可二者混用；除了2D与3D的芯片组合结构外，也可以通过封装体堆叠POP(PackageonPackage)方式来实现；可采用3D芯片埋入式或埋入式芯片+表面元件的方式达到功能整合的目的，亦属于系统级封装；另外的方式是通过硅通孔技术（ThroughSiliconVia，TSV）或晶圆级扇出型封装技术实现系统级封装。图1至图12给出了现有主要的系统级封装形式。这些不同的芯片排列方式，与不同的内部互连技术搭配，使SiP的封装型态产生多样化的组合，并可依照客户或产品的需求加以客制化或弹性生产。在上述这些系统级封装方式中，2D封装方式的芯片数量受到封装尺寸与基板利用范围的限制；多芯片3D堆叠则受到芯片尺寸匹配及布线位置的制约而缺乏灵活性；封装堆叠方式在工艺中存在封装体翘曲问题，其经常难以克服，因而影响封装良率；芯片埋入式对嵌入的芯片有某些特殊要求，非通适可用；采用硅通孔技术（TSV）或晶圆级扇出型封装技术可以实现很小型的系统级封装，但其成本较为昂贵。所以，有必要推出一种集成芯片数量多、集成灵活性较大、工艺简单且无典型工艺问题、成本较低、满足大多数应用要求的系统级封装形式。
技术实现思路
有鉴于此，本专利技术所要解决的技术问题是：提供一种三维系统级封装结构及封装方法，以解决现有技术中芯片集成度不高、集成灵活性不大、工艺困难点及成本等方面问题。本专利技术为解决上述技术问题采用以下技术方案：三维系统级封装结构与封装方法，包括QFN(QuadFlatNo-lead)封装基体以及倒置于其中的内嵌封装体，内嵌封装体的上表面设置有内嵌封装体的电路引出端，在内嵌封装体的上表面上方放置有一个或多个芯片（集成电路芯片和/或微机电芯片）和/或其他元器件并且与内嵌封装体电路引出端或QFN的焊盘通过相应的电连接机构形成电连接，内嵌封装体电路引出端通过相应的电连接机构与QFN的焊盘形成至少一个电连接。进一步地，所述内嵌封装体未被QFN封装完整包覆，内嵌封装体的下表面可以暴露出来，这种情况下不存在QFN的中央散热焊盘。进一步地，所述内嵌封装体的上表面以及上方的芯片和/或元器件被QFN的塑封胶塑封，在特定应用情况下也可以使芯片/元器件的部分表面被暴露出来。进一步地，某些应用需要情况下（如传感器），所述内嵌封装体的上表面有部分区域及该区域上方放置的芯片和/或元器件没有被QFN的塑封胶塑封。进一步地，在所述内嵌封装体的上表面没有被塑封的区域上方放置已封装的元器件，形成POP(PackageonPackage)的封装结构。进一步地，所述内嵌封装体中包含一个或多个芯片(集成电路芯片和/或微机电芯片)和/或其他元器件，这些芯片或元器件通过相应的电连接机构与内嵌封装体衬底部分形成电连接。所述内嵌封装体中包含的芯片和/或元器件，与内嵌封装体上方的芯片和/或元器件通过内嵌封装体内部电路及其电路引出端、以及内嵌封装体上方电连接机构形成电连接，内嵌封装体电路引出端再通过电连接机构连接QFN焊盘，从而与外界形成电路连接，达到功能整合的系统级封装目的。所述内嵌封装体内部所含、以及所述内嵌封装体上方的多个芯片都可以采用二维平铺、三维堆叠或是两者混合的方式进行放置。进一步地，可以用中央漏空的有机载体基板替代传统的金属焊盘框架结构，有机载体基板上下表面有外露的焊盘。进一步地，所述QFN的焊盘可采用多圈（多排）结构，以增加封装的引脚数量。一种三维系统级封装结构，包括如下制作步骤：步骤1、制作完成内嵌封装体。步骤2、在QFN焊盘下方粘贴载体材料（此步骤为QFN常规工艺）。步骤3、将内嵌封装体倒置并粘贴于QFN焊盘中间暴露的载体材料上(无中央散热焊盘)。步骤4、在内嵌封装体的上表面放置芯片，制作形成芯片、内嵌封装体的电路引出端、QFN的焊盘三者间应有的电连接。步骤5、进行QFN的塑封。步骤6、去除QFN焊盘下方的载体材料。对于多圈（多排）焊盘的情况，则首先对金属焊盘框架结构进行预塑封，再用机械切割的方法去除框架结构中多余的金属连接部分，以形成多圈且分散独立的QFN焊盘，这样避免了不需要的焊盘间电连接，再后续的工艺过程与上述步骤相同。与现有技术相比，本专利技术具有以下有益效果：1、本专利技术相当于在内嵌封装体内外都进行2D/3D芯片集成，芯片间信号线路短，因此方案封装集成度较高，集成芯片数量多，也适合于高速数字应用。2、由于在内嵌封装体内外都进行2D/3D芯片集成，因此本专利技术方案集成灵活性较大，芯片放置匹配与布线设计自由度较大。3、本专利技术方案中所有工艺均属常规制程，成熟简单且无典型工艺问题，成本较低。采用成熟的引线键合(WireBonding)或倒装焊(FlipChip)工艺，亦或二者混用的方式即可实现系统产品内部的电连接。利用本专利技术可以为RF/无线、传感器、网络与计算机技术、高速数字产品、物联网终端应用中需要的各类系统级模块做集成设计，制造出各种应用的集成产品投放市场。附图表说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来本文档来自技高网...

【技术保护点】
1.一种三维系统级封装结构，包括QFN(Quad Flat No‑lead)封装基体以及倒置于其中的内嵌封装体，内嵌封装体的上表面设置有内嵌封装体的电路引出端，在内嵌封装体的上表面上方放置有一个或多个芯片（集成电路芯片和/或微机电芯片）和/或其他元器件并且与内嵌封装体电路引出端或QFN的焊盘通过相应的电连接机构形成电连接，内嵌封装体电路引出端通过相应的电连接机构与QFN的焊盘形成至少一个电连接。

【技术特征摘要】
1.一种三维系统级封装结构，包括QFN(QuadFlatNo-lead)封装基体以及倒置于其中的内嵌封装体，内嵌封装体的上表面设置有内嵌封装体的电路引出端，在内嵌封装体的上表面上方放置有一个或多个芯片（集成电路芯片和/或微机电芯片）和/或其他元器件并且与内嵌封装体电路引出端或QFN的焊盘通过相应的电连接机构形成电连接，内嵌封装体电路引出端通过相应的电连接机构与QFN的焊盘形成至少一个电连接。2.根据权利要求1所述的三维系统级封装结构，其特征在于：所述内嵌封装体未被QFN封装完整包覆，内嵌封装体的下表面可以暴露出来，这种情况下不存在QFN的中央散热焊盘。3.根据权利要求1所述的三维系统级封装结构，其特征在于：所述内嵌封装体的上表面以及上方的芯片和/或元器件被QFN的塑封胶塑封，在特定应用情况下也可以使芯片/元器件的部分表面被暴露出来。4.根据权利要求1所述的三维系统级封装结构，其特征在于：某些应用需要情况下（如传感器），所述内嵌封装体的上表面有部分区域及该区域上方放置的芯片和/或元器件没有被QFN的塑封胶塑封。5.根据权利要求4所述的三维系统级封装结构，其特征在于：在所述内嵌封装体的上表面没有被塑封的区域上方放置已封装的元器件，形成POP(PackageonPackage)的封装结构。6.根据权利要求1所述的三维系统级封...

【专利技术属性】
技术研发人员：袁鹰，
申请(专利权)人：袁鹰，
类型：发明
国别省市：上海,31