单层多晶硅非易失性存储单元的操作方法技术

技术编号:18578037 阅读:32 留言:0更新日期:2018-08-01 13:09
本发明专利技术公开了一种单层多晶硅非易失性存储单元的擦除操作方法,将一源极线电压VSL施加到PMOS选择晶体管的P+源极掺杂区,其中VSL=0V,将字线电压VWL施加到PMOS选择晶体管的选择栅极,其中VWL=0V,将位线电压VBL施加到PMOS浮置栅极晶体管的P+漏极掺杂区,其中VBL=0V,对擦除栅极区施加擦除线电压VEL,其中VEL=VEE,VEE是相对高于VBL的正电压,对N型阱施加N型阱电压VNW,其中VNW>0V,以擦除该单层多晶硅非易失性存储单元。

Operation method of single layer polysilicon nonvolatile memory cell

The invention discloses an erasing operation method of a single layer polysilicon nonvolatile storage unit, which applies a source pole line voltage VSL to the P+ source doping area of the PMOS selection transistor, in which VSL = 0V applies the word line voltage VWL to the selected gate of the PMOS selection transistor, wherein the VWL = 0V is applied to the PMOS float. The P+ drain zone of the gate transistor, in which the VBL = 0V, applies the erasing line voltage VEL to the erasing gate area, VEL = VEE, VEE is relatively higher than the positive voltage of VBL, and the N type well voltage VNW is applied to the N type well, of which VNW>0V, to erase the single layer polysilicon nonvolatile storage unit.

【技术实现步骤摘要】
单层多晶硅非易失性存储单元的操作方法
本专利技术是有关于一种非易失性存储单元的操作方法。更具体地说,本专利技术是有关于一种自我限制(self-limiting)或逐位自动饱和(bit-by-bitself-saturated)的擦除方法,用来擦除一具有擦除栅极区域的单层多晶硅浮置栅极非易失性存储单元。
技术介绍
半导体存储器组件,如非易失性存储器(NVM),已广泛应用于各种电子组件,例如,移动电话、数字相机、个人数字助理、移动计算设备及其他应用中。通常,NVM可分为多次可编程(MTP)存储器及单次可编程(OTP)存储器。MTP存储器可以进行多次读写。例如,EEPROM及闪存设计有相应的电路,以支持编程、擦除或读取等不同的操作。OTP存储器具有编程及读取功能,不需要用于擦除操作的电路。已知,单层多晶硅NVM的设计可以减少额外的工艺成本。单层多晶硅NVM是以单一层的多晶硅构成电荷储存浮置栅极。由于单层多晶硅NVM与一般CMOS工艺兼容,因此常应用于嵌入式存储器领域、混合模式电路及微控制器(如系统单芯片,SOC)中的嵌入式非易失性存储器。此外,已知通过热电子注入技术(也称为信道热电子或CHE编程)可实现存储器单元的编程,经由擦除栅极的FN隧穿可以擦除存储器单元。当浮置栅极储有电荷时,存储单元即处于被编程状态(programmed)。当电荷自浮置栅极释出时,存储单元即处于未编程(unprogrammed)或擦除状态。通过擦除操作,可以将电荷从浮置栅极移除。现有技术中,单层多晶硅非易失性存储单元的问题之一在于过度擦除(over-erasure),这可能会导致例如陷位(stuckbits)等硬错误(harderrors),并可能导致写入失败。为了避免造成存储单元的过度擦除,通常使用较高压的软编程(soft-programmode)模式,但是,这样的作法却可能会导致飞逝位(flybits)并使互扰问题(disturbance)更严重。
技术实现思路
本专利技术的主要目的在提供具有擦除栅极及较佳擦除效率的单层多晶非易失性存储器(NVM)。本专利技术一实施例提供一种单层多晶硅非易失性存储单元的操作方法,其中该单层多晶硅非易失性存储单元包含设置在一N型阱上且互相串联的一PMOS选择晶体管及一PMOS浮置栅极晶体管,其中该PMOS浮置栅极晶体管包括一浮置栅极及一浮置栅极延伸部,而该浮置栅极延伸部与一擦除栅极区域电容耦合,该方法包含:通过将一源极线电压VSL施加到该PMOS选择晶体管的一P+源极掺杂区,其中VSL=0V,将一字线电压VWL施加到该PMOS选择晶体管的一选择栅极,其中VWL=0V,将一位线电压VBL施加到该PMOS浮置栅极晶体管的P+漏极掺杂区,其中VBL=0V,对该擦除栅极区施加一擦除线电压VEL,其中VEL=VEE,VEE是相对高于VBL的正电压,对该N型阱施加一N型阱电压VNW,其中VNW>0V,以擦除该单层多晶硅非易失性存储单元;其中,VNW低于一第一漏极-源极饱和电压VDS-Sat1且高于一第二漏极-源极饱和电压VDS-Sat2,其中该第一漏极-源极饱和电压VDS-Sat1是确保在擦除操作初始时在该浮置栅极之下的一P通道两端不会发生夹断现象(pinchoff)的一上限电压,而该第二漏极-源极饱和电压VDS-Sat2是当该浮置栅极处于擦除状态时,确保在P通道的两端发生夹断现象的一下限电压。为让本专利技术的上述目的、特征及优点能更明显易懂,下文特举优选实施方式,并配合附图,作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用,并非用来对本专利技术加以限制。附图说明附图提供对实施例的进一步理解,并且被并入并构成本说明书的一部分。附图用以例示部分实施例,并用于解释其原理。在附图中:图1为根据本专利技术一实施例所绘示的单层多晶硅非易失性存储单元的例示性布局示意图。图2例示性的显示出已处于编程状态的浮置栅极晶体管并且刚开始进行擦除。图3例示性的显示出处于擦除状态的浮置栅极晶体管。图4例示性的显示出浮置栅极晶体管处于编程状态并且刚开始被擦除。图5例示性的显示出处于擦除状态的浮置栅极晶体管。图6例示性的显示出NMOS浮置栅极晶体管处于编程状态并且刚开始被擦除。图7例示性的显示出处于擦除状态的NMOS浮置栅极晶体管。图8例示性的显示出NMOS浮置栅极晶体管处于编程状态并且刚开始被擦除。图9例示性的显示出处于擦除状态的NMOS浮置栅极晶体管。应该注意的是,附图仅供例示说明。为方便说明及为求清楚,部分附图的相对尺寸及比例被放大或缩小。通常,相同的附图标记在各不同实施例中表示对应或相似特征。其中,附图标记说明如下:1非易失性存储单元100半导体衬底100a、100c氧化物界定区域101N型阱(NW)102P型阱(PW)103P型阱105深N型阱(DNW)110沟道隔离区域121源极掺杂区122共享掺杂区123漏极掺杂区21选择晶体管210选择栅极通道区211栅极介电层212选择栅极(SG)22浮置栅极晶体管220浮置栅极通道区220aP通道220bN通道221栅极介电层221a栅极介电层222浮置栅极(FG)222a浮置栅极延伸部30擦除栅极(EG)区域302重掺杂区303轻掺杂漏极(LDD)区域322电子VNWN型阱电压VPWP型阱电压VWL字线电压VSL源极线电压VBL位线电压VEL擦除线电压E1、E2P通道两个相对端具体实施方式在下文中,将参照附图说明细节,该些附图中的内容亦构成说明书细节描述的一部份,并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技艺人士可以具以实施。当然,亦可实行其他的实施例,或是在不悖离下文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此,下文的细节描述不应被视为是限制,相反地,其中所包含的实施例将由随附的申请专利范围来加以界定。在本
中,用语“氧化物界定(OD)区域”(“OD”区域有时被称为“氧化物界定”区域或“氧化物定义”区域)通常指衬底的硅主表面上除了局部氧化硅(LOCOS)或浅沟槽绝缘(STI)区域之外的区域。用语“氧化物界定(OD)区域”也通常指“有源区域(activearea)”,即用来形成及操作例如晶体管等有源电路组件的区域。图1为根据本专利技术一实施例所绘示的单层多晶硅非易失性存储单元的例示性布局示意图。如图1所示,非易失性存储单元1包括一选择晶体管21及串联到选择晶体管21的一浮置栅极晶体管22。选择晶体管21与浮置栅极晶体管22可以直接形成在相同的氧化物界定区域100a上。在半导体衬底100如P型硅衬底(P-Sub)上可以形成有一N型阱(NW)101。N型阱101涵盖氧化物界定区100a,这使得选择晶体管21与浮置栅极晶体管22均设置在N型阱101上。操作时,N型阱101电性耦合一N型阱电压(VNW)。根据例示实施例,选择晶体管21包括在N型阱101中的源极掺杂区121、与源极掺杂区121间隔开的共享掺杂区122、半导体衬底的主表面附近源极掺杂区121与共享掺杂区122之间的选择栅极通道区210、位于选择栅极通道区210上的选择栅极(SG)212,以及选择栅极212与选择栅极通道区210之间的栅极介电层211。选择栅极2本文档来自技高网
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【技术保护点】
1.一种单层多晶硅非易失性存储单元的操作方法,其特征在于,该单层多晶硅非易失性存储单元包含设置在一N型阱上且互相串联的一PMOS选择晶体管及一PMOS浮置栅极晶体管,其中该PMOS浮置栅极晶体管包括一浮置栅极及一浮置栅极延伸部,而该浮置栅极延伸部与一擦除栅极区域电容耦合,该方法包含:通过将一位线电压施加到该PMOS浮置栅极晶体管的P+漏极掺杂区,对该擦除栅极区施加一擦除线电压,对该N型阱施加一N型阱电压,以擦除该单层多晶硅非易失性存储单元,其中该位线电压为0V,而该擦除线电压是相对高于该位线电压的正电压;其中,该N型阱电压大于0V,且其电压值介于一第一漏极‑源极饱和电压VDS‑Sat1及一第二漏极‑源极饱和电压VDS‑Sat2之间,其中该第一漏极‑源极饱和电压VDS‑Sat1是确保在擦除操作初始时在该浮置栅极之下的一P通道两端不会发生夹断现象(pinchoff)的一上限电压,而该第二漏极‑源极饱和电压VDS‑Sat2是当该浮置栅极处于擦除状态时,确保在P通道的两端发生夹断现象的一下限电压。

【技术特征摘要】
2017.01.10 US 62/444,379;2017.12.07 US 15/834,0631.一种单层多晶硅非易失性存储单元的操作方法,其特征在于,该单层多晶硅非易失性存储单元包含设置在一N型阱上且互相串联的一PMOS选择晶体管及一PMOS浮置栅极晶体管,其中该PMOS浮置栅极晶体管包括一浮置栅极及一浮置栅极延伸部,而该浮置栅极延伸部与一擦除栅极区域电容耦合,该方法包含:通过将一位线电压施加到该PMOS浮置栅极晶体管的P+漏极掺杂区,对该擦除栅极区施加一擦除线电压,对该N型阱施加一N型阱电压,以擦除该单层多晶硅非易失性存储单元,其中该位线电压为0V,而该擦除线电压是相对高于该位线电压的正电压;其中,该N型阱电压大于0V,且其电压值介于一第一漏极-源极饱和电压VDS-Sat1及一第二漏极-源极饱和电压VDS-Sat2之间,其中该第一漏极-源极饱和电压VDS-Sat1是确保在擦除操作初始时在该浮置栅极之下的一P通道两端不会发生夹断现象(pinchoff)的一上限电压,而该第二漏极-源极饱和电压VDS-Sat2是当该浮置栅极处于擦除状态时,确保在P通道的两端发生夹断现象的一下限电压。2.根据权利要求1所述的单层多晶硅非易失性存储单元的操作方法,其特征在于,更包括将一源极线电压施加到该PMOS选择晶体管的一P+源极掺杂区,将一字线电压施加到该PMOS选择晶体管的一选择栅极,其中该源极线电压及该字线电压皆为0V。3.根据...

【专利技术属性】
技术研发人员:许家荣孙文堂
申请(专利权)人:力旺电子股份有限公司
类型:发明
国别省市:中国台湾,71

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