The invention discloses an erasing operation method of a single layer polysilicon nonvolatile storage unit, which applies a source pole line voltage VSL to the P+ source doping area of the PMOS selection transistor, in which VSL = 0V applies the word line voltage VWL to the selected gate of the PMOS selection transistor, wherein the VWL = 0V is applied to the PMOS float. The P+ drain zone of the gate transistor, in which the VBL = 0V, applies the erasing line voltage VEL to the erasing gate area, VEL = VEE, VEE is relatively higher than the positive voltage of VBL, and the N type well voltage VNW is applied to the N type well, of which VNW>0V, to erase the single layer polysilicon nonvolatile storage unit.
【技术实现步骤摘要】
单层多晶硅非易失性存储单元的操作方法
本专利技术是有关于一种非易失性存储单元的操作方法。更具体地说,本专利技术是有关于一种自我限制(self-limiting)或逐位自动饱和(bit-by-bitself-saturated)的擦除方法,用来擦除一具有擦除栅极区域的单层多晶硅浮置栅极非易失性存储单元。
技术介绍
半导体存储器组件,如非易失性存储器(NVM),已广泛应用于各种电子组件,例如,移动电话、数字相机、个人数字助理、移动计算设备及其他应用中。通常,NVM可分为多次可编程(MTP)存储器及单次可编程(OTP)存储器。MTP存储器可以进行多次读写。例如,EEPROM及闪存设计有相应的电路,以支持编程、擦除或读取等不同的操作。OTP存储器具有编程及读取功能,不需要用于擦除操作的电路。已知,单层多晶硅NVM的设计可以减少额外的工艺成本。单层多晶硅NVM是以单一层的多晶硅构成电荷储存浮置栅极。由于单层多晶硅NVM与一般CMOS工艺兼容,因此常应用于嵌入式存储器领域、混合模式电路及微控制器(如系统单芯片,SOC)中的嵌入式非易失性存储器。此外,已知通过热电子注入技术(也称为信道热电子或CHE编程)可实现存储器单元的编程,经由擦除栅极的FN隧穿可以擦除存储器单元。当浮置栅极储有电荷时,存储单元即处于被编程状态(programmed)。当电荷自浮置栅极释出时,存储单元即处于未编程(unprogrammed)或擦除状态。通过擦除操作,可以将电荷从浮置栅极移除。现有技术中,单层多晶硅非易失性存储单元的问题之一在于过度擦除(over-erasure),这可能会导致例如陷位 ...
【技术保护点】
1.一种单层多晶硅非易失性存储单元的操作方法,其特征在于,该单层多晶硅非易失性存储单元包含设置在一N型阱上且互相串联的一PMOS选择晶体管及一PMOS浮置栅极晶体管,其中该PMOS浮置栅极晶体管包括一浮置栅极及一浮置栅极延伸部,而该浮置栅极延伸部与一擦除栅极区域电容耦合,该方法包含:通过将一位线电压施加到该PMOS浮置栅极晶体管的P+漏极掺杂区,对该擦除栅极区施加一擦除线电压,对该N型阱施加一N型阱电压,以擦除该单层多晶硅非易失性存储单元,其中该位线电压为0V,而该擦除线电压是相对高于该位线电压的正电压;其中,该N型阱电压大于0V,且其电压值介于一第一漏极‑源极饱和电压VDS‑Sat1及一第二漏极‑源极饱和电压VDS‑Sat2之间,其中该第一漏极‑源极饱和电压VDS‑Sat1是确保在擦除操作初始时在该浮置栅极之下的一P通道两端不会发生夹断现象(pinchoff)的一上限电压,而该第二漏极‑源极饱和电压VDS‑Sat2是当该浮置栅极处于擦除状态时,确保在P通道的两端发生夹断现象的一下限电压。
【技术特征摘要】
2017.01.10 US 62/444,379;2017.12.07 US 15/834,0631.一种单层多晶硅非易失性存储单元的操作方法,其特征在于,该单层多晶硅非易失性存储单元包含设置在一N型阱上且互相串联的一PMOS选择晶体管及一PMOS浮置栅极晶体管,其中该PMOS浮置栅极晶体管包括一浮置栅极及一浮置栅极延伸部,而该浮置栅极延伸部与一擦除栅极区域电容耦合,该方法包含:通过将一位线电压施加到该PMOS浮置栅极晶体管的P+漏极掺杂区,对该擦除栅极区施加一擦除线电压,对该N型阱施加一N型阱电压,以擦除该单层多晶硅非易失性存储单元,其中该位线电压为0V,而该擦除线电压是相对高于该位线电压的正电压;其中,该N型阱电压大于0V,且其电压值介于一第一漏极-源极饱和电压VDS-Sat1及一第二漏极-源极饱和电压VDS-Sat2之间,其中该第一漏极-源极饱和电压VDS-Sat1是确保在擦除操作初始时在该浮置栅极之下的一P通道两端不会发生夹断现象(pinchoff)的一上限电压,而该第二漏极-源极饱和电压VDS-Sat2是当该浮置栅极处于擦除状态时,确保在P通道的两端发生夹断现象的一下限电压。2.根据权利要求1所述的单层多晶硅非易失性存储单元的操作方法,其特征在于,更包括将一源极线电压施加到该PMOS选择晶体管的一P+源极掺杂区,将一字线电压施加到该PMOS选择晶体管的一选择栅极,其中该源极线电压及该字线电压皆为0V。3.根据...
【专利技术属性】
技术研发人员:许家荣,孙文堂,
申请(专利权)人:力旺电子股份有限公司,
类型:发明
国别省市:中国台湾,71
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