半导体装置及其制造方法制造方法及图纸

本发明专利技术提供半导体装置及其制造方法，在缩小尺寸的同时不会损失有效沟道区域。半导体装置具备：衬底；漏极区，其被设置在衬底的背面侧；基极层，其设置于漏极区与衬底正面之间；沟槽，其从衬底正面到达漏极区；栅绝缘膜，其覆盖从沟槽的底面至第一高度的沟槽内侧；栅电极，其隔着栅绝缘膜而在沟槽内被埋至与该沟槽相同的高度；绝缘膜，其在沟槽内被埋至高于第一高度的第二高度；源电极，其被埋入沟槽内的剩余部分中；基极接触区，其被设置为距衬底的正面比第二高度浅；源极区，其一个侧面与源电极相接触，上表面与基极接触区的底面的一部分相接触，一个侧面与沟槽的侧面相接触并且一部分与源电极相接触；以及衬底的背面上的漏电极。

【技术实现步骤摘要】
半导体装置及其制造方法
本专利技术涉及半导体装置及其制造方法，特别涉及具有纵型MOSFET的半导体装置及其制造方法，该纵型MOSFET具备沟槽栅。
技术介绍
作为现有的纵型MOSFET的一种，例如像专利文献1中所公开的那样，提出了如下结构：仅在衬底中所形成的沟槽内的下部设置栅电极，并将使源电极与栅电极绝缘的层间绝缘膜埋于沟槽内上部，且以该层间绝缘膜的上表面与衬底正面呈大致同一平面的方式形成该层间绝缘膜，并在该平面上形成源电极。由此，不需要在将栅电极埋至沟槽上部、将层间绝缘膜形成在衬底正面上的情况下所需的接触开口，从而能够缩小装置的横向上的尺寸，其中，所述接触开口用于使形成在层间绝缘膜之上的源电极与衬底正面的源极区以及基极接触区连接。并且，在专利文献1(尤其参照图4、5)中公开了，通过沿着条纹状的沟槽在衬底正面上交替配置源极区与基极接触区来缩小相邻的沟槽的间隔，从而还能够进一步缩小装置的尺寸。专利文献1：日本特许第5118270号说明书但是，在专利文献1等中的现有的纵型MOSFET中，为了对源电极与源极区及基极接触区进行连接，需要将源极区与基极接触区沿横向并列地设置在衬底正面上。因此，为了避免工序偏差的影响，需要将源极区与基极接触区以在横向上具有一定程度的富余的方式来进行配置。因此，难以进一步缩小装置尺寸。此外，在专利文献1中还公开了，在沿着条纹状的沟槽在衬底正面上交替地配置源极区与基极接触区的结构中，必须以牺牲形成沟道所需的源极区的方式将基极接触区形成在衬底正面上，由于在形成有基极接触区的区域中未形成沟道，因此沟道密度会降低。
技术实现思路
因此，本专利技术的目的在于提供具有纵型MOSFET的半导体装置及其制造方法，在缩小尺寸的同时抑制了沟道密度的下降。本专利技术的半导体装置的特征在于，具备：衬底；第一导电型的漏极区，其被设置于所述衬底，从所述衬底的背面起具有规定的厚度；沟槽，其从所述衬底的正面到达所述漏极区的上表面；第二导电型的基极层，其与所述沟槽相邻地被设置在所述漏极区上；栅绝缘膜，其覆盖所述沟槽的内侧的底面及侧面，并且该栅绝缘膜的上端部位于距所述沟槽的底面为第一高度的位置处；栅电极，其隔着所述栅绝缘膜而被埋入所述沟槽内，且被埋至所述第一高度；第一绝缘膜，其在所述沟槽内的所述栅绝缘膜及所述栅电极上被埋至高于所述第一高度的第二高度；源电极，其被埋入所述沟槽内的所述第一绝缘膜上的剩余部分；第二导电型的基极接触区，其具有从所述衬底的正面至第三高度的深度，所述第三高度高于所述第二高度且低于所述沟槽的上部，该基极接触区以一个侧面与所述源电极相接触的方式设置，且浓度比所述基极层高；第二导电型的源极区，其被设置为，上表面与所述基极接触区的底面的一部分相接触，该源极区的一个侧面与所述沟槽的外侧面相接触，并且该一个侧面的至少一部分与所述源电极相接触，从该源极区的底面至所述漏极区为止的沿着所述沟槽的外侧面的所述基极层成为沟道区域；以及漏电极，其以与所述漏极区相接触的方式被设置在所述衬底的背面上。此外，本专利技术的半导体装置的制造方法的特征在于，具有如下工序：从第一导电型的衬底正面起以比衬底的厚度浅的深度形成第二导电型的基极层，并使所述衬底的剩余区域残留以作为第一导电型的漏极区；以从所述衬底正面到达所述漏极区的方式形成沟槽；在所述沟槽的内侧的底面及侧面形成栅绝缘膜；隔着所述栅绝缘膜而向所述沟槽内埋入栅电极；对所述栅电极进行蚀刻，直至所述栅电极的上表面的位置距所述沟槽的底面为第一高度为止；从所述沟槽的内侧注入杂质从而形成源极区，该源极区与沟槽的外侧面的一部分相接触并具备从所述衬底正面至少到所述第一高度的深度；对所述栅绝缘膜的上部进行蚀刻，直至所述栅绝缘膜的上端部成为所述第一高度为止；在所述沟槽内的所述栅绝缘膜及所述栅电极上将第一绝缘膜形成至高于所述第一高度的第二高度；形成第二导电型的基极接触区，所述基极接触区具有从所述衬底的正面至第三高度的深度，所述第三高度高于所述第二高度且低于所述沟槽的上部，该基极接触区与所述沟槽的所述外侧面的另一部分、所述基极层及所述源极区的上部相接触，且比所述基极层浓度高；以及向所述沟槽内的所述第一绝缘膜上方的剩余部分埋入源电极，所述源电极与所述源极区及所述基极接触区相接触。另外，虽然有时会将上述“基极层”、“基极接触区”分别称为“体区”、“体接触区”等，但在本说明书中称为“基极层”、“基极接触区”。专利技术效果根据本专利技术，由于采用了在沟槽的侧面于纵向上并列配置源极区与基极接触区，从而使埋入沟槽的源电极与源极区及基极接触区接触的结构，因而无需像以往那样将源极区与基极接触区横向并列设置于衬底正面，能够相应地缩小装置的横向(水平方向)上的尺寸。此外，无需为了形成基极接触区而牺牲沟道形成所需的源极区，有效沟道区域不会损失，因此能够防止沟道密度的降低。附图说明图1为示出本专利技术的第一实施方式的半导体装置的结构的剖视图。图2为示出本专利技术的第一实施方式的半导体装置的平面结构的图，(a)示出了第一示例的平面结构，(b)示出了第二示例的平面结构。图3为示出了本专利技术的第一实施方式的半导体装置的制造工序的剖视图。图4为示出了本专利技术的第一实施方式的半导体装置的制造工序的剖视图。图5为示出了本专利技术的第一实施方式的半导体装置的制造工序的剖视图。图6为示出了本专利技术的第一实施方式的半导体装置的制造工序的剖视图。图7为示出了本专利技术的第一实施方式的半导体装置的制造工序的剖视图。图8为示出了本专利技术的第一实施方式的半导体装置的制造工序的剖视图。图9为示出了本专利技术的第一实施方式的半导体装置的制造工序的剖视图。图10为示出了本专利技术的第一实施方式的半导体装置的制造工序的剖视图。图11为示出了本专利技术的第一实施方式的半导体装置的制造工序的剖视图。图12为示出了本专利技术的第二实施方式的半导体装置的结构的剖视图。图13为示出了本专利技术的第二实施方式的半导体装置的平面结构的图，(a)示出了第一示例的平面结构，(b)示出了第二示例的平面结构。图14为示出了本专利技术的第二实施方式的半导体装置的制造工序的剖视图。图15为示出了本专利技术的第二实施方式的半导体装置的制造工序的剖视图。图16为示出了本专利技术的第二实施方式的半导体装置的制造工序的剖视图。图17为示出了本专利技术的第二实施方式的半导体装置的制造工序的剖视图。标号说明10高浓度半导体衬底11半导体层12基极层13源极区14、142基极接触区15外延层16衬底17漏极区20沟槽21栅氧化膜22栅电极23层间绝缘膜24、242绝缘膜32漏电极33源电极40光致抗蚀剂H1第一高度H2第二高度H3第三高度具体实施方式以下，参照附图对本专利技术的实施方式详细地进行说明。图1为用于对本专利技术的第一实施方式的具有纵型MOSFET(金属-氧化物半导体场效应晶体管)的半导体装置100进行说明的剖视图。如图1所示，第一实施方式中的半导体装置100具备：高浓度地注入有N型杂质而成的高浓度半导体衬底10；和设置在高浓度半导体衬底10上的外延层15。另外，以下，也将高浓度半导体衬底10与外延层15统称为衬底16。在衬底16内设置有：由N型高浓度半导体衬底10与设置于其上的N型半导体层11构成的漏极区17；设置于漏极区17上的P型的基极层12；以及从衬底16(本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，该半导体装置具备：衬底；第一导电型的漏极区，其被设置于所述衬底，从所述衬底的背面起具有规定的厚度；沟槽，其从所述衬底的正面到达所述漏极区的上表面；第二导电型的基极层，其与所述沟槽相邻地被设置在所述漏极区上；栅绝缘膜，其覆盖所述沟槽的内侧的底面及侧面，并且该栅绝缘膜的上端部位于距所述沟槽的底面为第一高度的位置处；栅电极，其隔着所述栅绝缘膜被埋入所述沟槽内，且被埋至所述第一高度；第一绝缘膜，其在所述沟槽内的所述栅绝缘膜及所述栅电极上被埋至高于所述第一高度的第二高度；源电极，其被埋入所述沟槽内的所述第一绝缘膜上方的剩余部分；第二导电型的基极接触区，其具有从所述衬底的正面至第三高度的深度，所述第三高度高于所述第二高度且低于所述沟槽的上部，该基极接触区以一个侧面与所述源电极相接触的方式设置，且浓度比所述基极层高；第二导电型的源极区，其被设置为，上表面与所述基极接触区的底面的一部分相接触，该源极区的一个侧面与所述沟槽的外侧面相接触，并且该一个侧面的至少一部分与所述源电极相接触，从该源极区的底面至所述漏极区为止的沿着所述沟槽的外侧面的所述基极层成为沟道区域；以及漏电极，其以与所述漏极区相接触的方式被设置在所述衬底的背面上。...

【技术特征摘要】
2017.01.19 JP 2017-0075521.一种半导体装置，其特征在于，该半导体装置具备：衬底；第一导电型的漏极区，其被设置于所述衬底，从所述衬底的背面起具有规定的厚度；沟槽，其从所述衬底的正面到达所述漏极区的上表面；第二导电型的基极层，其与所述沟槽相邻地被设置在所述漏极区上；栅绝缘膜，其覆盖所述沟槽的内侧的底面及侧面，并且该栅绝缘膜的上端部位于距所述沟槽的底面为第一高度的位置处；栅电极，其隔着所述栅绝缘膜被埋入所述沟槽内，且被埋至所述第一高度；第一绝缘膜，其在所述沟槽内的所述栅绝缘膜及所述栅电极上被埋至高于所述第一高度的第二高度；源电极，其被埋入所述沟槽内的所述第一绝缘膜上方的剩余部分；第二导电型的基极接触区，其具有从所述衬底的正面至第三高度的深度，所述第三高度高于所述第二高度且低于所述沟槽的上部，该基极接触区以一个侧面与所述源电极相接触的方式设置，且浓度比所述基极层高；第二导电型的源极区，其被设置为，上表面与所述基极接触区的底面的一部分相接触，该源极区的一个侧面与所述沟槽的外侧面相接触，并且该一个侧面的至少一部分与所述源电极相接触，从该源极区的底面至所述漏极区为止的沿着所述沟槽的外侧面的所述基极层成为沟道区域；以及漏电极，其以与所述漏极区相接触的方式被设置在所述衬底的背面上。2.根据权利要求1所述的半导体装置，其特征在于，所述基极接触区的底面的一部分与所述基极层相接触。3.根据权利要求1所述的半导体装置，其特征在于，所述基极接触区的另一个侧面与所述基极层相接触。4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，该半导体装置还具备第二绝缘膜，该第二绝缘膜设置在所述基极接触区上并具有与所述沟槽的上部连接的开口，所述源电极也被埋入所述开口内。5.根据权利要求1所述的半导体装置，其特征在于，所述沟槽在规定的方向上延伸。6.根据权利要求1所述的半导体装置，其特征在于，所述沟槽包围所述基极层的...

【专利技术属性】
技术研发人员：大须贺祐喜，原田博文，
申请(专利权)人：艾普凌科有限公司，
类型：发明
国别省市：日本,JP