用以检查和存储对存储器地址是否在持久存储器中的指示的处理器、方法、系统和指令技术方案

本发明专利技术涉及用以检查和存储对存储器地址是否在持久存储器中的指示的处理器、方法、系统和指令。一方面的处理器包括用以对指令进行解码的解码单元。指令用以指示源存储器地址信息，并且用以指示目的地架构上可见的存储位置。处理器还包括与解码单元耦合的执行单元。响应于指令，执行单元要将结果存储在目的地架构上可见的存储位置中。结果用以指示与源存储器地址信息对应的逻辑存储器地址是否在持久存储器中。公开了其它处理器、方法、系统和指令。

A processor, method, system, and instruction for checking and storing instructions for memory addresses in persistent memory.

The present invention relates to a processor, method, system and instruction for checking and storing instructions for memory addresses in persistent memory. A processor on the one hand includes a decoding unit for decoding instructions. The instruction is used to indicate the source memory address information and to indicate the storage location visible on the destination architecture. The processor also includes an execution unit coupled to the decoding unit. In response to the instruction, the execution unit stores the result in the visible storage location on the destination architecture. The result is used to indicate whether the logical memory address corresponding to the address information of the source memory is in the persistent memory. Other processors, methods, systems and instructions are disclosed.

【技术实现步骤摘要】
用以检查和存储对存储器地址是否在持久存储器中的指示的处理器、方法、系统和指令
在本文中描述的实施例一般地涉及处理器。更具体地，在本文中描述的实施例一般地涉及具有针对持久存储器的架构支持的处理器。
技术介绍
处理器可以被用在各种类型的计算机系统和具有主或初级存储器的其它电子设备中。主存储器通常可通过处理器的指令集的指令来寻址（例如，写到所述指令和通过所述指令来读）。常规地，易失性存储器已经被用于主存储器。广泛使用的易失性存储器的一个常见类型是动态随机存取存储器（DRAM）。这样的易失性存储器通常在没有电力的相对短暂的时间段之后、在系统崩溃之后、在操作系统崩溃之后、在重新启动之后等丢失它存储的内容。附图说明通过参考以下描述和用来图示实施例的附图，可以最好地理解本专利技术。在各图中：图1是在其中可以实现本专利技术的实施例的电子设备的方块图。图2是执行持久类型存储器检查指令的实施例的方法的实施例的方块流程图。图3是处理器的实施例的方块图，所述处理器可操作以执行持久类型存储器检查指令的实施例。图4是处理器的实施例的方块图，所述处理器可操作以执行持久类型存储器检查指令的实施例，并且其具有地址翻译（translation）单元的详细示例实施例。图5是适合的页表条目的详细示例实施例的方块图。图6是执行单元的详细示例实施例的方块图，所述执行单元用以执行持久类型存储器检查指令的实施例。图7是执行用以执行持久类型存储器检查指令的特殊加载操作的方式的详细示例实施例的方块图。图8是处理器的实施例的方块图，所述处理器可操作以执行向量持久类型存储器检查指令的实施例。图9是执行持久类型存储器检查指令的实施例并且使用持久类型存储器检查指令的结果来确定是否要更新预写日志的方法的示例实施例的方块流程图。图10A是图示有序流水线的实施例和寄存器重命名无序发出/执行流水线的实施例的方块图。图10B是处理器核心的实施例的方块图，所述处理器核心包括耦合到执行引擎单元的前端单元并且二者耦合到存储器单元。图11A是单个处理器核心连同其到管芯上互连网络的连接并且连同其级别2（L2）高速缓存的本地子集的实施例的方块图。图11B是图11A的处理器核心的部分的展开图的实施例的方块图。图12是处理器的实施例的方块图，所述处理器可以具有不止一个核心，可以具有集成存储器控制器，并且可以具有集成图形。图13是计算机架构的第一实施例的方块图。图14是计算机架构的第二实施例的方块图。图15是计算机架构的第三实施例的方块图。图16是计算机架构的第四实施例的方块图。图17是根据本专利技术的实施例的软件指令转换器的使用的方块图，所述软件指令转换器用以将源指令集中的二进制指令转换成目标指令集中的二进制指令。具体实施方式在本文中公开了指令的实施例、用以执行指令的处理器的实施例、执行指令的方法的实施例、合并用以执行指令的一个或多个处理器的系统的实施例，以及提供指令的程序或机器可读介质的实施例。在一些实施例中，处理器可能具有用以接收和/或解码指令的解码单元或其它逻辑，以及用以执行指令的执行单元或处理器的其它逻辑或其它部分。在以下描述中，阐述了众多特定细节（例如，特定指令操作、微架构细节、处理器配置、操作序列等）。然而，可以在没有这些特定细节的情况下实践实施例。在其它实例中，没有详细地示出公知的电路、结构和技术以避免模糊对本说明书的理解。图1是在其中可以实现本专利技术的实施例的电子设备100的方块图。在各种实施例中，电子设备可以表示台式计算机、膝上型计算机、笔记本计算机、平板计算机、服务器、网络元件（例如，路由器、交换机等）、智能电话、智能电视、机顶盒、视频游戏控制台、其它类型的计算机系统或其它类型的电子设备。电子设备包括处理器108。在一些实施例中，处理器可以是通用处理器（例如，在台式、膝上型或其它计算机中使用的类型的通用微处理器或中央处理单元（CPU））。替代地，处理器可以是专用处理器。适合的专用处理器的示例包括但不限于网络处理器、通信处理器、密码处理器、协处理器、图形处理器、嵌入式处理器和数字信号处理器（DSP）。处理器可能具有和/或支持指令集架构（ISA）。ISA表示与编程相关的处理器的架构的一部分并且通常包括处理器的本机指令、架构寄存器、数据类型、寻址模式、存储器架构等。ISA区别于微架构，微架构一般表示用以实现ISA所选择的特定处理器设计技术。在各种实施例中，处理器可能具有复杂指令集计算（CISC）架构、精简指令集计算（RISC）架构、极长指令字（VLIW）架构、混合架构、其它类型的架构，或具有不同架构的组合（例如，不同的核心可能具有不同的架构）。如所示，处理器具有指令集110。指令集的指令可以表示处理器天然地（natively）能够解码的宏指令、机器指令或其它指令。电子设备还包括主存储器112。处理器和主存储器通过常规的耦合机构122（例如，通过一个或多个总线、集线器、存储器控制器、芯片组组件等）彼此耦合或以其它方式彼此通信。主存储器可以表示（例如，如与（未示出的）次级存储器或后备记忆装置相反的）初级存储器。主存储器可以用来存储软件（例如，系统级软件、用户级应用等）和数据（例如，由软件使用的数据、介质内容、数据结构等）。在操作期间，当处理器正在运行时，处理器可以对执行软件102的指令进行执行。这些指令可以表示指令集110中的指令，并且可以包括各种类型的指令，诸如例如数据处理指令（例如，算术指令、逻辑指令等）、用以访问主存储器中的数据的存储器访问指令等。存储器访问指令的示例包括用以从主存储器加载或读数据的加载或读指令，以及用以将数据写或存储到主存储器的写或存储指令（例如，写到存储器指令104）。主存储器通常可通过指令集的这样的存储器访问指令来访问，但（未示出的）次级存储器或后备记忆装置通常不可通过指令集的这样的存储器访问指令来访问（或许除了一些专门指令）。在一些实施例中，主存储器112可能包括易失性存储器114和持久存储器116二者。易失性存储器可能是易失性的或非持久的，因为其一般将在电力故障、操作系统故障、系统崩溃、系统重新启动或其它这样的事件以后的（例如，在没有刷新的情况下通常小于一秒的）相对短的时间量之后丢失它所存储的内容。相比之下，持久存储器可能是持久的和/或耐久的，因为其一般将在没有电力的情况下和/或在这样的事件以后甚至在长得多的时间量之后（例如，在至少数小时之后）也不会丢失它所存储的内容。在一些实施例中，持久存储器116和易失性存储器114二者可以是处理器可寻址的物理地址空间的部分。例如，可以执行指令集110的指令以访问持久存储器和易失性存储器二者。在一些实施例中，持久存储器可以是字节可寻址的，如与仅是页面和/或块可寻址的相反。在一些实施例中，对持久存储器的访问可能服从与对易失性存储器的访问类似或相同的处理器存储器模型（例如，关于要被高速缓存的能力、关于处理器维持高速缓存一致性、关于处理器存储器排序模型）。非常通常地使用的一个适合类型的易失性存储器114是动态随机存取存储器（DRAM）。适合类型的持久存储器116的示例包括但不限于天然地非易失性或持久存储器和可靠的电源后备易失性存储器，以及其组合。天然地非易失性或持久存储器天然地可操作以甚至在没有施加电力的至少本文档来自技高网...

【技术保护点】
1.一种处理器，包括：用以对指令进行解码的解码单元，指令用以指示源存储器地址信息，并且指令用以指示目的地架构上可见的存储位置；以及与解码单元耦合的执行单元，响应于指令，执行单元要将结果存储在目的地架构上可见的存储位置中，结果用以指示与源存储器地址信息对应的逻辑存储器地址是否在持久存储器中。

【技术特征摘要】
2016.12.30 US 15/3961771.一种处理器，包括：用以对指令进行解码的解码单元，指令用以指示源存储器地址信息，并且指令用以指示目的地架构上可见的存储位置；以及与解码单元耦合的执行单元，响应于指令，执行单元要将结果存储在目的地架构上可见的存储位置中，结果用以指示与源存储器地址信息对应的逻辑存储器地址是否在持久存储器中。2.根据权利要求1所述的处理器，进一步包括翻译旁视缓冲器（TLB），并且其中响应于指令，执行单元要从用以存储逻辑存储器地址的地址翻译的TLB中的条目接收一个或多个位，所述一个或多个位用以指示逻辑存储器地址是否在持久存储器中。3.根据权利要求2所述的处理器，进一步包括存储器管理单元（MMU），并且其中MMU要执行页表走以针对逻辑存储器地址的地址翻译而检索页表条目，所述页表条目要包括用以指示逻辑存储器地址是否在持久存储器中的一个或多个位。4.根据权利要求3所述的处理器，其中所述一个或多个位要包括页表条目的位[11:9]中的一个或多个。5.根据权利要求1所述的处理器，其中响应于指令，执行单元要接收包括持久指示位的多个位，以及其中执行单元包括用以应用掩码来将持久指示位与所述多个位隔离的逻辑。6.根据权利要求5所述的处理器，其中执行单元包括：用以存储掩码的掩码记忆装置，掩码要包括针对持久指示位的设置位和针对所述多个位中的不同于持久指示位的每个位的清除位；以及与逻辑，其与掩码记忆装置耦合并且耦合以接收所述多个位，与逻辑用以对所述多个位和掩码执行按位逻辑与操作并且输出持久指示位的位值。7.根据权利要求1到6中任一项所述的处理器，其中解码单元要将指令解码成加载操作，进一步包括存储器排序缓冲器（MOB），并且其中MOB将不关于加载缓冲器中的其它操作对加载操作进行排序，除非加载操作遭遇翻译旁视缓冲器（TLB）未命中。8.根据权利要求1到6中任一项所述的处理器，进一步包括数据高速缓存，其中解码单元要将指令解码成加载操作，并且其中响应于加载操作，处理器要向数据高速缓存提供取消信号。9.根据权利要求1到6中任一项所述的处理器，其中解码单元要将指令解码成加载操作，进一步包括存储器排序缓冲器（MOB），并且其中MOB将不针对加载操作执行一个或多个阻塞操作，但MOB将针对与加载指令对应的其它加载操作执行所述一个或多个阻塞操作，所述加载指令在被执行时将数据从存储器加载到处理器中。10.根据权利要求1到6中任一项所述的处理器，进一步包括多个标量寄存器，并且其中响应于指令，执行单元要将结果存储在将是所述多个标量寄存器中的标量寄存器的目的地架构上可见的存储位置中。11.根据权利要求1到6中任一项所述的处理器，进一步包括用以存储至少一个标志的标志寄存器，并且其中响应于指令，执行单元要将结果存储在将是标志寄存器的所述至少一个标志的目的地架构上可见的存储位置中。12.根据权利要求1到6中任一项所述的处理器，其中响应于指令，执行单元要存储将仅包括对逻辑存储器地址是否在持久存储器中的指示的结果...

【专利技术属性】
技术研发人员：C马焦拉斯，S巴格索基，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US