半导体器件及其制造方法技术

本公开涉及半导体器件及其制造方法，其改进了半导体器件的特性。包括MOS晶体管的有源区被构造为使得在平面图中，有源区包括沿X方向延伸的第一侧面、与第一侧面相对的第二侧面、从第一侧面突出的延伸部和从第二侧面凹陷的切除部。通过在与形成延伸部的第一侧面相对的第二侧面上形成切除部，由第一圆化部分引起的有源区面积增加可以抵消由第二圆化部分引起的有源区面积减小。因此，即使栅电极被设置在延伸部附近，也可以抑制栅极宽度变化，并且可以改进MOS晶体管的特性。可以减小延伸部和栅电极之间的距离，以有利于MOS晶体管的小型化。

Semiconductor devices and their manufacturing methods

The disclosure relates to a semiconductor device and a manufacturing method thereof, which improves the characteristics of semiconductor devices. The active region including the MOS transistor is constructed so that in the plane diagram, the active region includes the first side that extends along the X direction, the second side opposite to the first side, the extension part outburst from the first side, and the excision section from the second side. By forming a excision section on the second side opposite the first side of the forming extension, an increase in the area of active area caused by the first round part can offset the reduction of the area of the active region caused by the second roundness part. Therefore, even if the gate electrode is set near the extension part, it can suppress the change of gate width and improve the characteristics of MOS transistor. The distance between the extension part and the gate electrode can be reduced to facilitate the miniaturization of the MOS transistor.

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉参考2016年12月26日提交的日本专利申请第2016-250698号的包括说明书、附图和摘要的公开结合于此作为参考。
本专利技术涉及半导体器件及其制造方法，具体地，可以适当地应用于包括MOS(金属氧化物半导体)晶体管的半导体器件。
技术介绍
用于小型化MOS晶体管且同时保持它们的特性的技术是非常重要的。例如，为了精确地将形成在掩模板(reticle)中的图案(以下称为“掩模板图案”)转印到半导体器件中包括的膜上，使用光学模拟的掩模板图案校正技术已投入使用。例如，在日本未审查专利申请公开第2006-58413号中，公开了基于OPC校正图案(通过光学邻近校正来校正)形成掩模并且使用由此形成的掩模来执行晶圆处理的技术。
技术实现思路
本专利技术的专利技术人认真进行了研究，以改进包括MOS晶体管的半导体衬底的特性。一种MOS晶体管包括：有源区，通过隔离绝缘区来限定；栅电极，经由栅极绝缘膜设置在有源区上方；以及源极区和漏极区，形成在半导体衬底中，位于栅电极的两侧上。MOS晶体管中包括的有源区和栅电极被处理成与用于MOS晶体管的电路布局相对应的各种形状。例如，耦合至源极和漏极区的延伸部形成在有源区中，并且用作接触区的宽部包括在栅电极中。如在平面图中所示，延伸部和宽部包括拐角，但是这种拐角没有以高精度形成(稍后进行描述)，这会导致半导体器件元件的特性劣化的问题。诸如上述OPC校正的技术可以改进处理精度，但是对处理精度存在限制。因此，期望对器件结构和制造方法进行研究，来使得在不依赖于处理精度的情况下允许半导体器件保持其特性。本专利技术的其他目的和新颖特征将从本说明书和附图的描述中变得清楚。以下概述根据本申请中公开的典型实施例的结构。在本申请中公开的典型实施例的半导体器件中，如在平面中和所示，规则的有源区或栅电极包括从长边侧突出的突出部(延伸部)以及从另一长边侧凹陷且对应于突出部的切除部(cut-awayprotion)。在本申请中公开的典型实施例的半导体器件制造方法中，在形成处理中，规则的有源区或栅电极形成为包括从长边侧突出的突出部以及从另一长边侧凹陷且对应于突出部的切除部。根据本申请中公开的典型实施例的半导体器件，可以改进半导体器件的特性。根据本申请中公开的典型实施例的半导体器件制造方法，可以制造具有良好特性的半导体器件。附图说明图1是示意性示出第一实施例的半导体器件的结构的平面图。图2是示出第一实施例的半导体器件的结构的截面图。图3是示出第一实施例的半导体器件的有源区的平面图。图4是示出用于第一实施例的半导体器件的制造工艺的掩模板图案的平面图。图5是示出比较示例的半导体器件的结构的平面图。图6A和图6B分别是示出根据比较示例的半导体器件的结构的平面图。图7是示出第一实施例的半导体器件的结构的平面图。图8A1、图8A2、图8B1、图8B2和图8C示出了形成有切除部或者不形成有切除部的有效扩散层宽度。图9A、图9B、图9C和图9D是示出切除部尺寸以及延伸部、栅电极和切除部之间的位置关系的示图。图10是示出用于第一实施例的半导体器件的制造处理的截面图。图11是示出用于第一实施例的半导体器件的制造工艺的截面图。图12是示出用于第一实施例的半导体器件的制造工艺的掩模板图案的平面图。图13是示出用于第一实施例的半导体器件的制造工艺的截面图。图14是示出用于第一实施例的半导体器件的制造工艺的平面图。图15是示出用于第一实施例的半导体器件的制造工艺的截面图。图16是示出用于第一实施例的半导体器件的制造工艺的截面图。图17是示出用于第一实施例的半导体器件的制造工艺的截面图。图18是示出用于第一实施例的半导体器件的制造工艺的截面图。图19是示出用于第一实施例的半导体器件的制造工艺的截面图。图20是示出用于第一实施例的半导体器件的制造工艺的截面图。图21是示出用于第一实施例的半导体器件的制造工艺的截面图。图22是示出用于第二实施例的半导体器件的制造工艺的掩模板图案的平面图。图23是示出第二实施例的半导体器件的有源区的平面图。图24是示出第三实施例的半导体器件的有源区的平面图。图25是示出用于第三实施例的半导体器件的制造工艺的掩模板图案的平面图。图26是示出第四实施例的半导体器件的结构的平面图。图27是示出第五实施例的半导体器件的结构的平面图。图28是示出第五实施例的半导体器件的另一结构的平面图。图29A、图29B和图29C分别是示出切除部的示例性形状的平面图。具体实施方式以下，本专利技术的描述将被划分为两个或更多个部分，或者将为了方便根据需要配置为两个或更多个实施例。除非另有指定，否则这些部分和实施例不相互无关。例如，在这些部分和实施例中，一个是另一个的部分或总体修改，一个表示另一个的应用，或者一个是另一个的详细描述或者补充。此外，在以下实施例的描述中提到的数字(例如，表示计数的数字、数值、量或范围)不表示限定值，即，它们可以更小或更大，除非另有指定或者原理上明显限定。此外，以下实施例的组成元素(包括步骤)不必须是必不可少的，除非另有指定或者原理上明显认为是必不可少的。类似地，以下描述中提到的组成元件的形状和它们之间的位置关系包括基本接近或类似的形状和位置关系，除非另有指定或者原理上明显地严格限于这些形状和位置关系。这还适用于数字(例如，表示计数的数字、数值、量或范围)。以下将参照附图详细地描述本专利技术的实施例。应注意，在描述以下实施例时提到的所有附图中，具有相同功能的构件由相同或相关的符号来表示，并且这些构件将不进行重复描述。此外，在包括多个类似构件(部分)的情况下，这些多个类似构件(部分)中的一个或具体的多个可以通过通用符号添加对应或具体符号来表示。此外，一般来说，在以下实施例的描述中，相同或相似的部分将不再重复描述，除非特别需要。此外，在描述以下实施例提到的附图中，即使在截面中也可以省略剖面线，从而使得截面图易于理解。此外，即使在平面图中，也可以使用阴影来使得平面图易于理解。在截面图或平面图中，部件不是必须表示为对应于它们的实际尺寸。特定部件可以表示得相对较大，以使得附图易于理解。这还应用于相互对应的截面图和平面图。第一实施例以下将参照附图描述根据本专利技术的第一实施例的半导体器件的结构。<结构>图1是示意性示出第一实施例的半导体器件的结构的平面图。图2是第一实施例的半导体器件的结构的截面图。图2表示沿着图1中的线A-A截取的截面图。如图1和图2所示，本实施例的半导体器件包括MOS晶体管。以下描述基于MOS晶体管是n型MOS晶体管(还称为“n沟道MOSFET”)的假设。n型MOS晶体管形成在半导体衬底S中形成的p阱区(也称为“p型扩散层区”)PW的主面上方。即，n型MOS晶体管包括经由栅极绝缘膜GI形成在p阱区PW上方的栅电极GE以及在半导体衬底S(在p阱区PW中)中形成在栅电极GE两侧上的源极和漏极区(扩散层)。源极和漏极区均包括低浓度n型半导体区NM和高浓度n型半导体区NP。该结构被称为LDD(轻掺杂漏极)结构。侧壁绝缘膜SW形成在栅电极GE的每一侧上。低浓度n型半导体区NM自对准地形成在栅电极GE的两侧上。高浓度n型半导体区NP自对准地形成在侧壁绝缘膜SW的两侧上。例如使用本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：半导体衬底，包括由隔离绝缘区限定的有源区；栅电极，经由栅极绝缘膜设置在所述有源区上方；以及源极区和漏极区，设置在所述半导体衬底中，分别位于所述栅电极的两侧，其中所述栅电极穿过沿第一方向延伸的所述有源区，在与所述第一方向相交的第二方向上延伸，并且其中从上往下看时，所述有源区包括沿所述第一方向延伸的第一侧面、与所述第一侧面相对的第二侧面、从所述第一侧面突出的突出部和从所述第二侧面凹陷的切除部。

【技术特征摘要】
2016.12.26 JP 2016-2506981.一种半导体器件，包括：半导体衬底，包括由隔离绝缘区限定的有源区；栅电极，经由栅极绝缘膜设置在所述有源区上方；以及源极区和漏极区，设置在所述半导体衬底中，分别位于所述栅电极的两侧，其中所述栅电极穿过沿第一方向延伸的所述有源区，在与所述第一方向相交的第二方向上延伸，并且其中从上往下看时，所述有源区包括沿所述第一方向延伸的第一侧面、与所述第一侧面相对的第二侧面、从所述第一侧面突出的突出部和从所述第二侧面凹陷的切除部。2.根据权利要求1所述的半导体器件，其中所述突出部和所述第一侧面相交的区域被圆化，并且其中所述切除部和所述第二侧面相交的区域被圆化。3.根据权利要求1所述的半导体器件，其中所述突出部包括形成在所述突出部与所述第一侧面相交的区域中的第一圆化部分，所述第一圆化部分具有从所述第一侧面突出的、且以第一曲率圆化的边缘，并且其中所述切除部包括形成在所述切除部与所述第二侧面相交的区域中的第二圆化部分，所述第二圆化部分具有从所述第二侧面凹陷的、且以第二曲率圆化的边缘。4.根据权利要求1所述的半导体器件，其中所述突出部和所述栅电极之间的第一距离等于或小于由所述栅电极的所述第一方向上的长度所表示的栅极长度的两倍。5.根据权利要求4所述的半导体器件，其中所述切除部和所述栅电极之间的第二距离等于或大于所述突出部和所述栅电极之间的所述第一距离，同时等于或小于所述第一距离与所述突出部在所述第一方向上的长度的两倍的和。6.根据权利要求4所述的半导体器件，其中所述切除部和所述栅电极之间的第二距离等于或大于所述突出部和所述栅电极之间的所述第一距离，同时等于或小于所述第一距离与所述突出部在所述第一方向上的长度的和。7.根据权利要求1所述的半导体器件，其中从上往下看时，所述切除部是矩形的。8.根据权利要求1所述的半导体器件，其中从上往下看时，所述切除部和所述第二侧面相交的区域是阶梯状的。9.一种半导体器件制造方法，包括以下步骤：(a)形成元件隔离区以限定半导体衬底的有源区；(b)经由栅极绝缘膜在沿第一方向延伸的所述有源区上方形成栅电极，使得所述栅电极穿过所述有源区在与所述第一方向相交的第二方向上延伸；以及(c)在所述半导体衬底中形成源极区和漏极区，使得所述源极区和所述漏极区分别位于所述栅电极的两侧，其中步骤(a)包括以下步骤：(a1)在所述半导体衬底上方形成掩蔽膜，并且使用掩模板图案来处理所述掩蔽膜；和(a2)将所述掩蔽膜用作掩模来形成所述元件隔离区，其中从上往下看时，步骤(a)中形成的所述有源区包括沿所述第一方向延伸的第一侧面、与所述第一侧面相对的第二侧面、从所述第一侧面突出的突出部和从所述第二侧面凹陷的切除部。10.根据权利要求9所述的半导体器件制造方法，其中从上往下看时，所述...

【专利技术属性】
技术研发人员：津幡恭一，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP