一种半导体器件及其制造方法和电子装置制造方法及图纸

本发明专利技术提供了一种半导体器件及其制造方法和电子装置。所述方法包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构以及覆盖所述栅极结构和所述半导体衬底的偏移侧墙材料层；对所述偏移侧墙材料层进行蚀刻，以在所述栅极结构的侧壁上形成偏移侧墙并露出所述半导体衬底；对所述偏移侧墙和露出的所述半导体衬底进行灰化，以在所述半导体衬底表面形成偏移氧化物层；执行清洗步骤；执行氧化步骤，以增加半导体衬底表面的所述偏移氧化物层的厚度。所述工艺与目前工艺可以很好的兼容，工艺简单、容易实现，并可以避免等待时间小于50分钟时器件偏移的影响，通过增加该氧化步骤可以修复栅极蚀刻过程中造成的缺陷，进一步提高半导体器件的性能和良率。

Semiconductor device and manufacturing method and electronic device thereof

The invention provides a semiconductor device and a manufacturing method and an electronic device thereof. The method includes: providing a semiconductor substrate, forming a gate structure on the semiconductor substrate and an offset side wall material layer covering the gate structure and the semiconductor substrate, etching the offset wall material layer to form an offset side wall on the side wall of the gate structure and exposing the semiconductor. A substrate is grayed for the offset side wall and the exposed semiconductor substrate to form an oxide layer on the surface of the semiconductor substrate, to perform the cleaning step, and to perform the oxidation step to increase the thickness of the offset oxide layer on the surface of the semiconductor substrate. The process is compatible with the present process. The process is simple and easy to be realized. It can avoid the effect of the device offset when the waiting time is less than 50 minutes. By adding the oxidation step, the defects in the etching process can be repaired, and the performance and the good rate of the semiconductor device can be further improved.

【技术实现步骤摘要】
一种半导体器件及其制造方法和电子装置
本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制造方法和电子装置。
技术介绍
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸、以提高它的速度来实现的。目前，追求高器件密度、高性能和低成本的半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到更低纳米级别时，半导体器件的制备收到各种物理极限的限制。当半导体器件的尺寸降到更低纳米级别时，器件中栅极关键尺寸(gateCD)相应的缩小为24nm。随着技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，同时避免高温处理过程，现有技术提供一种将高K金属栅极替代多晶硅栅极的解决方案。在高K金属栅极制备过程中，对于NFET器件中的参数具有类似的趋势，例如各个参数均表现为增长趋势或者下降趋势，仅典型的NFET器件受到影响，其他器件则不受影响。其中，在NFET器件中基底上的间隙壁剩余氧化物厚度和工艺等待时间(例如间隙壁蚀刻灰化至清洗步骤之间的等待时间)具有很大的关联。所述间隙壁剩余氧化物厚度将显著的影响器件的性能，当所述间隙壁剩余氧化物厚度小于25埃时器件将遭受偏移的风险，甚至使器件失效。因此，为了解决上述问题，有必要提出一种新的半导体器件的制造方法。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。针对现有技术的不足，本专利技术实施例一中提供了一种半导体器件的制造方法，所述方法包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构以及覆盖所述栅极结构和所述半导体衬底的偏移侧墙材料层；对所述偏移侧墙材料层进行蚀刻，以在所述栅极结构的侧壁上形成偏移侧墙并露出所述半导体衬底；对所述偏移侧墙和露出的所述半导体衬底进行灰化，以在所述半导体衬底表面形成偏移氧化物层；执行清洗步骤；执行氧化步骤，以增加所述半导体衬底表面的所述偏移氧化物层的厚度。可选地，所述氧化步骤使用炉内氧化工艺。可选地，所述氧化步骤的温度为650-750℃。可选地，所述氧化步骤的时间为1.5-2.5分钟。可选地，在所述氧化步骤中所述偏移氧化物层增加的厚度在5埃以上。可选地，在所述氧化步骤之后所述偏移氧化物层的总厚度在25埃以上。可选地，所述方法还进一步包括对所述偏移氧化物层的厚度进行测量的步骤。可选地，所述栅极结构包括依次形成的界面层、高K介电层和虚拟栅极，所述方法还进一步包括去除所述虚拟栅极，然后形成金属栅极的步骤。可选地，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域中形成有NMOS栅极，在所述PMOS区域中形成有PMOS栅极。本专利技术还提供了一种半导体器件，所述半导体器件包括：半导体衬底；栅极结构，位于所述半导体衬底上；偏移侧墙，位于所述栅极结构的侧壁上；偏移氧化物层，位于所述偏移侧墙外侧的所述半导体衬底上，所述偏移氧化物层的厚度在25埃以上。可选地，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域中形成有NMOS栅极，在所述PMOS区域中形成有PMOS栅极。本专利技术还提供了一种电子装置，包括上述的半导体器件。为了解决目前工艺中偏移侧壁灰化至清洗过程等待时间过短，所述偏移氧化物层的厚度小，使器件性能受到影响等问题，本专利技术提供了一种半导体器件及其制造方法，在所述半导体器件的制备过程中在所述偏移侧壁灰化、清洗之后增加一再氧化步骤，以使所述半导体衬底中的所述偏移氧化物层的厚度增加，所述氧化步骤不仅可以避免对高K栅极介电层的影响，而且所述工艺与目前工艺可以很好的兼容，工艺简单、容易实现，并可以避免等待时间小于50分钟时器件偏移的影响，通过增加该氧化步骤可以修复栅极蚀刻过程中造成的缺陷，进一步提高所述半导体器件的性能和良率。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1示出了本专利技术的一实施例的一种半导体器件的制造方法的示意性流程图；图2A-图2C示出了本专利技术一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图3示出了本专利技术一实施例中的电子装置的示意图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。这里参考作为本专利技术的理想实施例(和中间结构)的示意图的横截面图来描述专利技术的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本专利技术的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制本文档来自技高网...

【技术保护点】
1.一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构以及覆盖所述栅极结构和所述半导体衬底的偏移侧墙材料层；对所述偏移侧墙材料层进行蚀刻，以在所述栅极结构的侧壁上形成偏移侧墙并露出所述半导体衬底；对所述偏移侧墙和露出的所述半导体衬底进行灰化，以在所述半导体衬底表面形成偏移氧化物层；执行清洗步骤；执行氧化步骤，以增加所述半导体衬底表面的所述偏移氧化物层的厚度。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构以及覆盖所述栅极结构和所述半导体衬底的偏移侧墙材料层；对所述偏移侧墙材料层进行蚀刻，以在所述栅极结构的侧壁上形成偏移侧墙并露出所述半导体衬底；对所述偏移侧墙和露出的所述半导体衬底进行灰化，以在所述半导体衬底表面形成偏移氧化物层；执行清洗步骤；执行氧化步骤，以增加所述半导体衬底表面的所述偏移氧化物层的厚度。2.根据权利要求1所述的制造方法，其特征在于，所述氧化步骤使用炉内氧化工艺。3.根据权利要求1所述的制造方法，其特征在于，所述氧化步骤的温度为650-750℃。4.根据权利要求1所述的制造方法，其特征在于，所述氧化步骤的时间为1.5-2.5分钟。5.根据权利要求1所述的制造方法，其特征在于，在所述氧化步骤中所述偏移氧化物层增加的厚度在5埃以上。6.根据权利要求1所述的制造方法，其特征在于，在所述氧化步骤之后所述偏移氧化物层的总厚度在25埃以上。7.根据权利要求1所述的制造方法...

【专利技术属性】
技术研发人员：江涛，李付军，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31