控制逻辑、半导体存储器件及其操作方法技术

控制逻辑、半导体存储器件及其操作方法。本文提供了控制逻辑、半导体存储器件、操作该控制逻辑的方法和/或操作该半导体存储器件的方法。该半导体存储器件可以包括控制逻辑。该控制逻辑可以被配置成控制要被施加至所选字线的编程电压。该控制逻辑可以被配置成控制要被施加至未选字线的通过电压。 1

Control logic, semiconductor memory device and operation method thereof

Control logic, semiconductor memory device and operation method thereof. A control logic, a semiconductor memory device, a method of operating the control logic and / or a method of operating the semiconductor memory device are provided. The semiconductor memory device can include control logic. The control logic can be configured to control the programming voltage to be applied to the selected word line. The control logic can be configured to control the passing voltage to be applied to the unselected word line. One

【技术实现步骤摘要】
控制逻辑、半导体存储器件及其操作方法
本公开的各种实施方式一般而言可以涉及电子器件，更具体而言，可以涉及半导体存储器件、控制逻辑以及操作该半导体存储器件和/或控制逻辑的方法。
技术介绍
半导体存储器件是通过使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等半导体实现的存储器件。半导体存储器件分成易失性存储器件和非易失性存储器件。易失性存储器件是存储在其中的数据在电源关闭时丢失的存储器件。易失性存储器件的代表性示例包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器是存储在其中的数据即使在电源关闭时也得以保存的存储器件。非易失性存储器件的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪速存储器分成NOR型存储器和NAND型存储器。
技术实现思路
本公开的实施方式可以提供一种半导体存储器件。本公开的实施方式可以提供一种控制逻辑。本公开的实施方式可以提供一种操作半导体存储器件的方法。本公开的实施方式可以提供一种操作控制逻辑的方法。所述半导体存储器件可以包括控制逻辑。所述控制逻辑可以被配置成控制要被施加至所选字线的编程电压。所述控制逻辑可以被配置成控制要被施加至未选字线的通过(pass)电压。附图说明图1是示出了根据本公开的实施方式的半导体存储器件的框图。图2是示出了图1的存储单元阵列的实施方式的图。图3是示出了图1的存储单元阵列的实施方式的图。图4是示出了图1的存储单元阵列的实施方式的图。图5是示出了具有三维结构的存储块的实施方式的立体图。图6示出了以单个堆叠结构形成的单元串的截面图。图7是示出了在编程操作期间施加的编程电压和通过电压的时序图。图8是示出了当选择布置在堆叠的上部中的字线时将要施加的编程电压和通过电压的时序图。图9是示出了当选择布置在堆叠的下部中的字线时将要施加的编程电压和通过电压的时序图。图10是示出了图1所示的控制逻辑的实施方式的框图。图11是示出了操作根据本公开的实施方式的半导体存储器件的方法的流程图。图12是示出了确定通过电压的实施方式的流程图。图13是示出了根据本公开的实施方式确定的编程电压和通过电压的时序图。图14是示出了根据本公开的实施方式确定的编程电压和通过电压的另一个时序图。图15是示出了根据本公开的实施方式确定的编程电压和通过电压的又一个时序图。图16是示出了包括图1的半导体存储器件的存储系统的框图。图17是示出了图16的存储系统的应用的示例的框图。图18是示出了包括参照图17例示的存储系统的计算系统的框图。具体实施方式现在将在下文中参照附图描述实施方式的示例，然而，它们可以以不同形式实施，并且不应该解释为限于这里阐述的实施方式。相反，提供这些实施方式是为了使得本公开全面和完整，并且将实施方式的示例的范围完全传达给本领域技术人员。在附图中，为了清楚地图示，可能夸大了尺寸。将理解的是，当谈到某一元件“位于”两个元件“之间”时，该一个元件可以是在这两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。在下文中，将参照附图描述这些实施方式。本文中参照作为实施方式(和中间结构)的示意性图示的截面图描述这些实施方式。这样，将预见到例如由于制造技术和/或公差而引起的与图示形状的不同。因而，这些实施方式不应该被解释为限于本文示出的区域的具体形状，而是可以包括例如由于制造而引起的形状偏离。在附图中，为了清楚，可能夸大了层和区域的长度和大小。在附图中相同的附图标记表示相同元件。可以使用诸如“第一”和“第二”的术语来描述各种部件，但是它们不应该对各种部件进行限制。使用这些术语仅仅是为了将一个部件与其它部件区分开。例如，第一部件可以被称为称第二部件，而第二部件可以被称为第一部件等，而不会脱离本公开的精神和范围。此外，“和/或”可以包括所提及的部件中的任一个或它们的组合。此外，单数形式可以包括复数形式，只要在句子中没有明确提及即可。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或更多个部件、步骤、操作和元件。此外，除非另有限定，否则在本说明书中使用的所有术语(包括技术术语和科学术语)都具有由相关领域技术人员通常理解的含义。在通用字典中定义的术语应该被解释为与在相关技术的情况下解释的含义相同的含义，并且除非在本说明书中另外清楚地限定，否则不应该被解释为具有理想化或过于形式的含义。还需要指出，在本说明书中，“连接/联接”不仅是指一个部件直接联接另一个部件，而且还指经由中间部件间接地联接另一个部件。另一方面，“直接连接/直接联接”是指一个部件直接连接另一个部件而没有中间部件。本公开的各种实施方式可以涉及具有改进的编程操作特性的半导体存储器件。本公开的各种实施方式可以涉及操作具有改进的编程操作特性的半导体器件的方法。图1是示出了根据本公开的实施方式的半导体存储器件的框图。参照图1，半导体存储器件100包括存储单元阵列110、地址解码器120、读写(读/写)电路130、控制逻辑140和电压产生单元150。存储单元阵列110包括多个存储块BLK1至BLKz。存储块BLK1至BLKz经由字线WL联接至地址解码器120。存储块BLK1至BLKz经由位线BL1至BLm联接至读/写电路130。存储块BLK1至BLKz中的每个都包括多个存储单元。在一个实施方式中，所述多个存储单元可以是非易失性存储单元并且利用具有竖直沟道结构的非易失性存储单元来构造。存储单元阵列110可以由具有二维结构的存储单元形成。在一个实施方式中，存储单元阵列110可以由具有三维结构的存储单元阵列形成。在本公开的一个实施方式中，存储单元阵列110中包括的存储块BLK1至BLKz中的每个都可以包括多个子块。例如，存储块BLK1至BLKz中的每个可以包括两个子块。在另一个示例中，存储块BLK1至BLKz中的每个可以包括四个子块。根据本公开的实施方式的半导体存储器件和操作该半导体存储器件的方法，在每个存储块中包括的子块的数量不限于此，并且在每个存储块中可以包括各种数量的子块。存储单元阵列中包括的每个存储单元可以存储至少一比特数据。在一个实施方式中，存储单元阵列110中包括的每个存储单元可以是存储一比特数据的单层(single-level)单元(SLC)。在一个实施方式中，存储单元阵列110中包括的每个存储单元可以是存储两比特数据的多层(multi-level)单元(MLC)。在一个实施方式中，存储单元阵列110中包括的每个存储单元可以是存储三比特数据的三层单元。在一个实施方式中，存储单元阵列110中包括的每个存储单元可以是存储四比特数据的四层单元。在各种实施方式中，存储单元阵列110可以包括每个都存储五比特或更多比特数据的多个存储单元。地址解码器120、读/写电路130和电源产生单元150用作用于驱动存储单元阵列110的外围电路。地址解码器120经由字线WL联接至存储单元阵列110。地址解码器120可以响应于控制逻辑140的控制而操作。地址解码器120可本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，该半导体存储器件包括：

【技术特征摘要】
2016.12.07 KR 10-2016-01658581.一种半导体存储器件，该半导体存储器件包括：存储单元阵列，所述存储单元阵列包括多个单元串；读写电路，所述读写电路被配置成对所述存储单元阵列执行读操作或编程操作；和控制逻辑，所述控制逻辑被配置成控制所述读写电路以对所述存储单元阵列执行所述读操作或所述编程操作，其中，所述多个单元串中的每个单元串包括与对应的多条字线联接的多个存储单元，并且其中，在所述编程操作期间，所述控制逻辑被配置成基于所述单元串中的所选存储单元的位置来确定要被施加至联接至所选存储单元的所选字线的编程电压，并且所述控制逻辑被配置成基于所述编程电压来确定要被施加至未选字线的通过电压。2.根据权利要求1所述的半导体存储器件，其中，随着联接至所选字线的所选存储单元的位置变得更接近所述单元串的漏极选择晶体管，所述控制逻辑增大要被确定的编程阶跃电压；并且其中，所述控制逻辑基于所确定的编程阶跃电压来确定要被施加至所选字线的所述编程电压。3.根据权利要求1所述的半导体存储器件，其中，随着所述单元串中的所选存储单元的沟道宽度变得更宽，所述控制逻辑增大要被确定的编程阶跃电压，并且其中，所述控制逻辑基于所确定的编程阶跃电压来确定要被施加至所选字线的所述编程电压。4.根据权利要求2所述的半导体存储器件，其中，所述控制逻辑基于所确定的编程阶跃电压来确定要被施加至所述未选字线的所述通过电压。5.根据权利要求1所述的半导体存储器件，其中，所述控制逻辑包括：设置存储单元，所述设置存储单元被配置成存储根据所选字线的位置的设置值；编程电压确定单元，所述编程电压确定单元被配置成基于所述设置值来确定要被施加至所选字线的所述编程电压；以及通过电压确定单元，所述通过电压确定单元被配置成基于所述设置值来确定要被施加至所述未选字线的所述通过电压。6.根据权利要求5所述的半导体存储器件，该半导体存储器件还包括：地址解码器，所述地址解码器联接至所述字线并且被配置成对所接收的地址的列地址进行解码；和电压产生单元，所述电压产生单元被配置成产生所确定的编程电压和所确定的通过电压，并且将产生的编程电压和产生的通过电压传送至所述地址解码器，其中，所述设置存储单元包括：组信息产生单元，所述组信息产生单元被配置成产生作为关于所选字线所属组的信息的组信息。7.根据权利要求6所述的半导体存储器件，其中，所述编程电压确定单元基于所述组信息在所述设置值当中选择要被施加至所述所选字线的编程电压。8.根据权利要求5所述的半导体存储器件，其中，所述设置值包括根据所选字线的位置的编程阶跃电压值，并且所述编程电压确定单元选择所述编程阶跃电压值中的一个并确定所述编程电压。9....

【专利技术属性】
技术研发人员：李正焕，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR