半导体器件的形成方法技术

一种半导体器件的形成方法，包括：提供基底；在所述基底上形成栅极结构膜；在所述栅极结构膜上形成图形化的掩膜结构，所述图形化的掩膜结构包括第一掩膜层和位于第一掩膜层上的第二掩膜层，所述第一掩膜层包括第一材料层；以所述图形化的掩膜结构为掩膜刻蚀栅极结构膜，在所述基底上形成栅极结构，所述刻蚀工艺对第一材料层的刻蚀速率小于对所述第二掩膜层的刻蚀速率；在所述栅极结构的侧壁形成侧墙。所述方法能够避免漏电。

【技术实现步骤摘要】
半导体器件的形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。
技术介绍
MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(FinFET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。然而，现有技术中无论是MOS晶体管还是鳍式场效应晶体管构成的半导体器件，半导体器件的性能仍有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体器件的形成方法，以避免半导体器件漏电。为解决上述问题，本专利技术提供一种半导体器件的形成方法，包括：提供基底；在所述基底上形成栅极结构膜；在所述栅极结构膜上形成图形化的掩膜结构，所述图形化的掩膜结构包括第一掩膜层和位于第一掩膜层上的第二掩膜层，所述第一掩膜层包括第一材料层；以所述图形化的掩膜结构为掩膜刻蚀栅极结构膜，在所述基底上形成栅极结构，所述刻蚀工艺对第一材料层的刻蚀速率小于对所述第二掩膜层的刻蚀速率；在所述栅极结构的侧壁形成侧墙。可选的，所述第一掩膜层包括位于栅极结构膜上的一个或多个掩膜单元，各个掩膜单元包括一层第一材料层和位于所述一层第一材料层表面的一层第二材料层；当所述掩膜单元为多个时，各个掩膜单元在垂直于半导体衬底表面的方向层叠。可选的，形成所述图形化的掩膜结构的方法包括：在所述栅极结构膜上形成第一初始掩膜层，所述第一初始掩膜层包括一个或多个初始掩膜单元，各个初始掩膜单元包括一层第一膜和位于所述一层第一膜表面的一层第二膜；当所述初始掩膜单元为多个时，各个初始掩膜单元在垂直于半导体衬底表面的方向层叠；在所述第一初始掩膜层上形成第二初始掩膜层；图形化所述第二初始掩膜层和第一初始掩膜层，在所述栅极结构膜上形成第一掩膜层和位于第一掩膜层上的第二掩膜层，第一掩膜层和第二掩膜层构成图形化的掩膜结构。可选的，在图形化所述第二初始掩膜层和第一初始掩膜层的过程中，所述第二膜的刻蚀速率大于或等于第二初始掩膜层的刻蚀速率。可选的，在图形化所述第二初始掩膜层和第一初始掩膜层的过程中，所述第二膜的刻蚀速率为所述第二初始掩膜层的刻蚀速率的100％～120％。可选的，所述第一掩膜层还包括第三材料层，所述第三材料层位于所述一个或多个掩膜单元和所述第二掩膜层之间，所述第三材料层的材料和第一材料层的材料相同。可选的，各层第一材料层的厚度为10埃～500埃；各层第二材料层的厚度为10埃～500埃。可选的，所述第二材料层的材料为氮化硅、氮氧化硅或碳氮化硅。可选的，所述第一掩膜层中第一材料层的层数为1层～5层。可选的，所述第一材料层的材料为氧化硅、氮氧化硅或碳氮氧化硅。可选的，所述第二掩膜层的材料为氮化硅、氮氧化硅或碳氮化硅。可选的，在以所述图形化的掩膜结构为掩膜刻蚀栅极结构膜的过程中，所述第一材料层的刻蚀速率为所述第二掩膜层的刻蚀速率的10％～90％。可选的，所述栅极结构膜包括位于基底上的栅介质膜和位于栅介质膜上的栅电极膜。可选的，所述栅介质膜的材料为氧化硅或高K介质材料，所述栅电极膜的材料为多晶硅；或者：所述栅介质膜的材料为高K介质材料，所述栅电极膜的材料为金属。可选的，形成所述侧墙的方法包括：形成侧墙膜，所述侧墙膜覆盖基底、栅极结构和图形化的掩膜结构；回刻蚀所述侧墙膜，在所述栅极结构的侧壁形成侧墙。可选的，回刻蚀所述侧墙膜的工艺为各向异性干法刻蚀工艺。可选的，还包括：在所述栅极结构和侧墙两侧的基底中形成源漏掺杂区。可选的，形成所述源漏掺杂区的方法包括：在所述栅极结构和侧墙两侧的基底中形成凹陷；在所述凹陷中外延生长源漏材料层，形成源漏掺杂区。可选的，所述基底为平面式的半导体衬底。可选的，所述基底包括半导体衬底和位于半导体衬底上的鳍部；所述栅极结构横跨所述鳍部、覆盖鳍部的部分顶部表面和部分侧壁表面；所述源漏掺杂区位于所述栅极结构和侧墙两侧的鳍部中。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术技术方案提供的半导体器件的形成方法中，在所述栅极结构膜上形成了图形化的掩膜结构，所述图形化的掩膜结构包括第一掩膜层和位于第一掩膜层上的第二掩膜层，第一掩膜层包括第一材料层。由于在以所述图形化的掩膜结构为掩膜刻蚀栅极结构膜的过程中，第一材料层的刻蚀速率小于所述第二掩膜层的刻蚀速率，因此第一材料层的刻蚀损耗相对于第二掩膜层的刻蚀损耗较少。使得形成栅极结构后，栅极结构的顶部边缘能够完全被第一掩膜层覆盖，且栅极结构顶部表面边缘覆盖的第一掩膜层较厚。由于侧墙能够基于栅极结构的侧壁、以及垂直于半导体衬底表面方向上的第一掩膜层侧壁而形成，因此所述侧墙和第一掩膜层不会暴露出栅极结构侧壁的顶部和栅极结构顶部表面的边缘。使得图形化的掩膜结构和侧墙对栅极结构的保护保护作用增强。从而避免半导体器件发生漏电。附图说明图1至图4是一种半导体器件形成过程的结构示意图；图5至图11是本专利技术一实施例中半导体器件形成过程的结构示意图。具体实施方式正如
技术介绍
所述，现有技术中形成的半导体器件的性能有待提高。图1至图4是一种半导体器件形成过程的结构示意图。参考图1，提供半导体衬底100，所述半导体衬底100上具有鳍部110；在半导体衬底100上形成覆盖鳍部110的伪栅极结构膜120；在所述伪栅极结构膜120上形成图形化的掩膜层130。参考图2，以所述掩膜层130为掩膜，刻蚀伪栅极结构膜120(参考图1)，形成横跨所述鳍部110的伪栅极结构121。参考图3，形成侧墙膜140，所述侧墙膜140覆盖半导体衬底100、鳍部110和伪栅极结构121。参考图4，回刻蚀所述侧墙膜140，在伪栅极结构121的侧壁形成侧墙141。然而，采用上述方法形成的半导体器件容易发生漏电现象，经研究发现，原因在于：在以所述掩膜层130为掩膜刻蚀伪栅极结构膜120以形成伪栅极结构121的过程中，会对掩膜层130的侧壁进行刻蚀。由于掩膜层130相对于伪栅极结构膜120的刻蚀速率不能承受对掩膜层130的刻蚀损耗，因此导致对掩膜层130的刻蚀损耗较大。相应的，所述掩膜层130会暴露出伪栅极结构121的顶部表面边缘，或者：掩膜层130在伪栅极结构121顶部边缘的厚度较薄。又由于在回刻蚀所述侧墙膜140的过程中，所述回刻蚀主要在垂直于半导体衬底100表面方向上进行刻蚀，因此容易暴露出伪栅极结构121的侧壁的顶部。若所述掩膜层130暴露出伪栅极结构121的顶部表面边缘时，那么在回刻蚀所述侧墙膜140的过程中，还容易暴露出伪栅极结构121顶部表面边缘。使得图形化的掩膜层130和侧墙141对伪栅极结构121的保护保护作用降低。导致半导体器件发生漏电。在此基础上，本专利技术提供一种半导体器件的形成方法，包括：提供基底；在所述基底上形成栅极结构膜；在所述栅极结构膜上形成图形化的掩膜结构，所述图形化的掩膜结构包括第一掩膜层和位于第一掩膜层上的第二掩膜层，所述第一掩膜层包本文档来自技高网...

【技术保护点】
一种半导体器件的形成方法，其特征在于，包括：提供基底；在所述基底上形成栅极结构膜；在所述栅极结构膜上形成图形化的掩膜结构，所述图形化的掩膜结构包括第一掩膜层和位于第一掩膜层上的第二掩膜层，所述第一掩膜层包括第一材料层；以所述图形化的掩膜结构为掩膜刻蚀栅极结构膜，在所述基底上形成栅极结构，所述刻蚀工艺对第一材料层的刻蚀速率小于对所述第二掩膜层的刻蚀速率；在所述栅极结构的侧壁形成侧墙。

【技术特征摘要】
1.一种半导体器件的形成方法，其特征在于，包括：提供基底；在所述基底上形成栅极结构膜；在所述栅极结构膜上形成图形化的掩膜结构，所述图形化的掩膜结构包括第一掩膜层和位于第一掩膜层上的第二掩膜层，所述第一掩膜层包括第一材料层；以所述图形化的掩膜结构为掩膜刻蚀栅极结构膜，在所述基底上形成栅极结构，所述刻蚀工艺对第一材料层的刻蚀速率小于对所述第二掩膜层的刻蚀速率；在所述栅极结构的侧壁形成侧墙。2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掩膜层包括位于栅极结构膜上的一个或多个掩膜单元，各个掩膜单元包括一层第一材料层和位于所述一层第一材料层表面的一层第二材料层；当所述掩膜单元为多个时，各个掩膜单元在垂直于半导体衬底表面的方向层叠。3.根据权利要求2所述的半导体器件的形成方法，其特征在于，形成所述图形化的掩膜结构的方法包括：在所述栅极结构膜上形成第一初始掩膜层，所述第一初始掩膜层包括一个或多个初始掩膜单元，各个初始掩膜单元包括一层第一膜和位于所述一层第一膜表面的一层第二膜；当所述初始掩膜单元为多个时，各个初始掩膜单元在垂直于半导体衬底表面的方向层叠；在所述第一初始掩膜层上形成第二初始掩膜层；图形化所述第二初始掩膜层和第一初始掩膜层，在所述栅极结构膜上形成第一掩膜层和位于第一掩膜层上的第二掩膜层，第一掩膜层和第二掩膜层构成图形化的掩膜结构。4.根据权利要求3所述的半导体器件的形成方法，其特征在于，在图形化所述第二初始掩膜层和第一初始掩膜层的过程中，所述第二膜的刻蚀速率大于或等于第二初始掩膜层的刻蚀速率。5.根据权利要求4所述的半导体器件的形成方法，其特征在于，在图形化所述第二初始掩膜层和第一初始掩膜层的过程中，所述第二膜的刻蚀速率为所述第二初始掩膜层的刻蚀速率的100％～120％。6.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述第一掩膜层还包括第三材料层，所述第三材料层位于所述一个或多个掩膜单元和所述第二掩膜层之间，所述第三材料层的材料和第一材料层的材料相同。7.根据权利要求2所述的半导体器件的形成方法，其特征在于，各层第一材料层的厚度为10埃～500埃；各层第二材料层的厚度为10埃～500埃。8...

【专利技术属性】
技术研发人员：林静，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31