瞬态电压抑制器及其制作方法技术

本发明专利技术涉及一种瞬态电压抑制器及其制作方法。所述瞬态电压抑制器包括P型衬底、形成于所述P型衬底上的第一N型外延、形成于所述第一N型外延表面的P型外延、位于所述P型外延表面的氧化硅层、贯穿所述氧化硅层与P型外延并延伸至所述第一N型外延中的沟槽、形成于所述第一N型外延的沟槽表面的P型注入区、形成于所述沟槽侧壁的P型注入区表面并延伸至所述P型外延的沟槽侧壁表面的氧化硅、形成于所述沟槽底部的P型注入区上及所述氧化硅表面的多晶硅、形成于所述沟槽中且位于所述多晶硅上的第二N型外延、及贯穿所述P型衬底的第一、第二通孔。

【技术实现步骤摘要】
瞬态电压抑制器及其制作方法
本专利技术涉及半导体器件制造
，特别地，涉及一种瞬态电压抑制器及其制作方法。
技术介绍
瞬态电压抑制器(TVS)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。低电容的瞬态电压抑制器适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。为了节省芯片面积，并且获得更高的抗浪涌能力，沟槽瞬态电压抑制器的概念已经被提出和研究。沟槽TVS的结面形成于纵向的沟槽的侧壁，这样，在相同的芯片面积下，它有更多的有效结面积,即更强的放电能力。沟槽瞬态电压抑制器的小封装尺寸对于保护高端芯片非常关键。目前常用的瞬态电压抑制器(如沟槽瞬态电压抑制器)一般只能实现单向保护，如果需要进行双向保护需要将多个瞬态电压抑制器串联或并联在一起，但是这样会增大了器件面积和制造成本。
技术实现思路
针对现有方法的不足，本专利技术提出了一种瞬态电压抑制器及其制作方法。一种瞬态电压抑制器，其包括P型衬底、形成于所述P型衬底上的第一N型外延、形成于所述第一N型外延表面的P型外延、位于所述P型外延表面的氧化硅层、贯穿所述氧化硅层与P型外延并延伸至所述第一N型外延中的沟槽、形成于所述第一N型外延的沟槽表面的P型注入区、形成于所述沟槽侧壁的P型注入区表面并延伸至所述P型外延的沟槽侧壁表面的氧化硅、形成于所述沟槽底部的P型注入区上及所述氧化硅表面的多晶硅、形成于所述沟槽中且位于所述多晶硅上的第二N型外延、及贯穿所述P型衬底的第一、第二通孔。在一种实施方式中，所述瞬态电压抑制器还包括第一金属，所述第一金属包括第一部分及第二部分，所述第一部分经由所述第一通孔连接所述第一N型外延，所述第二部分经由所述第二通孔连接所述第一N型外延。在一种实施方式中，所述第一金属还包括第三部分，所述第三部分位于所述第一部分与第二部分之间且位于所述P型衬底远离所述第一N型外延的表面，所述第三部分还与所述P型注入区位置对应。在一种实施方式中，所述瞬态电压抑制器还包括第二金属，所述第二金属连接所述第二N型外延。在一种实施方式中，所述多晶硅在所述沟槽中的高度大于所述氧化硅在所述沟槽中的高度。一种瞬态电压抑制器的制作方法，其包括以下步骤：提供P型衬底，在所述P型衬底上形成第一N型外延，在所述第一N型外延上形成P型外延，在所述P型外延上形成第一氧化硅层，对所述氧化硅层及所述P型外延进行刻蚀形成贯穿所述第一氧化硅层、所述P型外延并延伸至所述第一N型外延中的沟槽，通过所述沟槽对所述第一N型外延进行P型离子注入从而在所述第一N型外延的沟槽表面形成P型注入区；进行热氧化在所述P型注入区表面及所述P型外延的沟槽表面形成氧化硅；去除所述沟槽底部的P型注入区表面的部分氧化硅；在所述沟槽侧壁的部分氧化硅表面、所述沟槽底部的P型注入区表面形成多晶硅；去除所述多晶硅与所述P型外延之间的且远离所述P型注入区的部分氧化硅；去除所述第一氧化硅层，在所述沟槽中的多晶硅与所述P型外延之间及所述多晶硅上形成第二N型外延；及形成贯穿所述P型衬底且延伸至所述第一N型外延中的第一通孔及第二通孔，在所述P型外延远离所述第一N型外延一侧表面形成第二氧化硅层，所述第二氧化硅层包括开口，所述开口对应所述第二N型外延。在一种实施方式中，所述在所述沟槽侧壁的部分氧化硅表面、所述沟槽底部的P型注入区表面形成多晶硅的步骤包括：在所述P型注入区表面、所述氧化硅表面、所述沟槽中及所述第一氧化硅层上形成一层多晶硅；进行第一次多晶硅刻蚀去除所述第一氧化硅层表面及所述沟槽上部的部分多晶硅；及进行第二次多晶硅刻蚀去除所述沟槽上部的P型外延中部分多晶硅。在一种实施方式中，所述第二次多晶硅刻蚀中，所述刻蚀为干法刻蚀，且对所述氧化硅的刻蚀速率小于对所述多晶硅的刻蚀速率。在一种实施方式中，去除所述多晶硅与所述P型外延之间的且远离所述P型注入区的部分氧化硅的步骤中，采用湿法刻蚀通过控制刻蚀时间来去除所述多晶硅与所述P型外延之间的且远离所述P型注入区的部分氧化硅。在一种实施方式中，所述方法还包括：形成第一金属及第二金属，所述第一金属包括第一部分、第二部分及第三部分，所述第一部分经由所述第一通孔连接所述第一N型外延，所述第二部分经由所述第二通孔连接所述第一N型外延，所述第三部分位于所述第一部分与第二部分之间且位于所述P型衬底远离所述第一N型外延的表面，所述第三部分还与所述P型注入区位置对应，所述第二金属还经由所述开口连接所述第二N型外延。本专利技术的瞬态电压抑制器及所述制作方法获得的瞬态电压抑制器，其结构相对于采用3组二极管并联降低寄生电容，单路输出，双向保护，提升放电速度，工艺简单，减小了器件制造成本。【附图说明】为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：图1是本专利技术瞬态电影抑制器的结构示意图。图2是图1所示瞬态电压抑制器的等效电路示意图。图3是图1所示瞬态电压抑制器的制作方法的流程图。图4-图12是图3所示制作方法的各步骤的结构示意图。【主要元件符号说明】瞬态电压抑制器100；二极管101、102、103、104、105、106；步骤S1-S8【具体实施方式】下面将对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。请参阅图1，图1是本专利技术瞬态电压抑制器100的结构示意图。所述瞬态电压抑制器100包括P型衬底、形成于所述P型衬底上的第一N型外延、形成于所述第一N型外延表面的P型外延、位于所述P型外延表面的氧化硅层、贯穿所述氧化硅层与P型外延并延伸至所述第一N型外延中的沟槽、形成于所述第一N型外延的沟槽表面的P型注入区、形成于所述沟槽侧壁的P型注入区表面并延伸至所述P型外延的沟槽侧壁表面的氧化硅、形成于所述沟槽底部的P型注入区上及所述氧化硅表面的多晶硅、形成于所述沟槽中且位于所述多晶硅上的第二N型外延、贯穿所述P型衬底的第一、第二通孔、第一金属及第二金属。所述第一金属包括第一部分、第二部分及第三部分。所述第一部分经由所述第一通孔连接所述第一N型外延，所述第二部分经由所述第二通孔连接所述第一N型外延。所述第三部分位于所述第一部分与第二部分之间且位于所述P型衬底远离所述第一N型外延的表面，所述第三部分还与所述P型注入区位本文档来自技高网...

【技术保护点】
一种瞬态电压抑制器，其特征在于：所述瞬态电压抑制器包括P型衬底、形成于所述P型衬底上的第一N型外延、形成于所述第一N型外延表面的P型外延、位于所述P型外延表面的氧化硅层、贯穿所述氧化硅层与P型外延并延伸至所述第一N型外延中的沟槽、形成于所述第一N型外延的沟槽表面的P型注入区、形成于所述沟槽侧壁的P型注入区表面并延伸至所述P型外延的沟槽侧壁表面的氧化硅、形成于所述沟槽底部的P型注入区上及所述氧化硅表面的多晶硅、形成于所述沟槽中且位于所述多晶硅上的第二N型外延、及贯穿所述P型衬底的第一、第二通孔。

【技术特征摘要】
1.一种瞬态电压抑制器，其特征在于：所述瞬态电压抑制器包括P型衬底、形成于所述P型衬底上的第一N型外延、形成于所述第一N型外延表面的P型外延、位于所述P型外延表面的氧化硅层、贯穿所述氧化硅层与P型外延并延伸至所述第一N型外延中的沟槽、形成于所述第一N型外延的沟槽表面的P型注入区、形成于所述沟槽侧壁的P型注入区表面并延伸至所述P型外延的沟槽侧壁表面的氧化硅、形成于所述沟槽底部的P型注入区上及所述氧化硅表面的多晶硅、形成于所述沟槽中且位于所述多晶硅上的第二N型外延、及贯穿所述P型衬底的第一、第二通孔。2.如权利要求1所述的瞬态电压抑制器，其特征在于：所述瞬态电压抑制器还包括第一金属，所述第一金属包括第一部分及第二部分，所述第一部分经由所述第一通孔连接所述第一N型外延，所述第二部分经由所述第二通孔连接所述第一N型外延。3.如权利要求2所述的瞬态电压抑制器，其特征在于：所述第一金属还包括第三部分，所述第三部分位于所述第一部分与第二部分之间且位于所述P型衬底远离所述第一N型外延的表面，所述第三部分还与所述P型注入区位置对应。4.如权利要求3所述的瞬态电压抑制器，其特征在于：所述瞬态电压抑制器还包括第二金属，所述第二金属连接所述第二N型外延。5.如权利要求4所述的瞬态电压抑制器，其特征在于：所述多晶硅在所述沟槽中的高度大于所述氧化硅在所述沟槽中的高度。6.一种瞬态电压抑制器的制作方法，其特征在于：所述方法包括以下步骤：提供P型衬底，在所述P型衬底上形成第一N型外延，在所述第一N型外延上形成P型外延，在所述P型外延上形成第一氧化硅层，对所述氧化硅层及所述P型外延进行刻蚀形成贯穿所述第一氧化硅层、所述P型外延并延伸至所述第一N型外延中的沟槽，通过所述沟槽对所述第一N型外延进行P型离子注入从而在所述第一N型外延的沟槽表面形成P型注入区；进行热氧化在所述P型注入区表面及所述P型外延的沟槽表面形成氧化硅；去除所述沟槽底部...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：深圳市晶特智造科技有限公司，
类型：发明
国别省市：广东,44