电荷泵电路制造技术

本发明专利技术公开了一种电荷泵电路，所述电荷泵电路包括：电荷泵阵列，包括N个子电荷泵，所述N个子电荷泵的子输出端连接形成所述电荷泵电路的输出端，以输出输出电压，其中，N大于1；时钟电路，用于为每一子电荷泵分别提供一个时钟，且提供给相邻的两个子电荷泵的时钟具有延时。本发明专利技术弥补了现有技术中电荷泵电路在输出时会产生很大的纹波而使用去耦电容降低纹波会带来很大的面积开销的不足，能够有效地降低纹波、提供高于VDD或者低于VSS的电压。

【技术实现步骤摘要】
电荷泵电路
本专利技术属于集成电路领域，尤其涉及一种可应用于模数转换器电路等的电荷泵电路。
技术介绍
在集成电路设计过程中，除了使用芯片正常供电的电源(VDD)和地(VSS)以外，还经常需要使用高于VDD或者低于VSS的电压。产生这些电压的一个重要的方式是使用电荷泵电路。以用于产生2×VDD的电压为例，图1给出了一个传统的电荷泵电路。受开关电容切换以及负载电流IL的影响，Vout的输出上会有很大的纹波，并且输出电压大小(均值)可能会随负载电流的大小变化而变化。根据电路原理，输出平均值可以近似地表示为：其中，fclk为时钟频率。显然，当IL过大或者fclk较低时，输出会显著地低于理想值2VDD。根据电路原理，输出纹波可以表示为：其中，CD为去耦电容，当IL较大或者fclk较低时，输出都会呈现出较大的纹波。若使用较大的去耦电容，虽然可以降低纹波，但是会带来非常大的面积开销。
技术实现思路
本专利技术要解决的技术问题是为了克服现有技术中电荷泵电路在输出时会产生很大的纹波而使用去耦电容降低纹波会带来很大的面积开销的缺陷，提供一种可降低纹波的、能够提供高于VDD或者低于VSS的电压的低噪声输出可控的电荷泵电路。本专利技术是通过以下技术方案解决上述技术问题的：本专利技术提供一种电荷泵电路，所述电荷泵电路包括：电荷泵阵列，包括N个子电荷泵，所述N个子电荷泵的子输出端连接形成所述电荷泵电路的输出端，以输出输出电压，其中，N大于1；时钟电路，用于为每一子电荷泵分别提供一个时钟，且提供给相邻的两个子电荷泵的时钟具有延时。较佳地，N为奇数，提供给相邻的两个子电荷泵的时钟反相，且其中一个时钟为标准时钟，另一个时钟相对于所述标准时钟延迟第一时长。较佳地，延迟的第一时长决定所述电荷泵电路的时钟频率。较佳地，所述电荷泵电路还包括调控单元，所述调控单元用于根据所述输出电压与预设电压的大小关系调节延迟的第一时长。较佳地，在所述输出电压低于所述预设电压时，减小延迟的第一时长；在所述输出电压高于所述预设电压时，增大延迟的第一时长。较佳地，所述调控单元包括运算放大器；所述运算放大器的两个输入端分别输入所述输出电压和所述预设电压，所述运算放大器的输出端输出比较结果至所述时钟电路，所述时钟电路根据所述比较结果调节延迟的第一时长。较佳地，所述时钟电路包括：环形振荡器，所述环形振荡器由N级反相器级联而成，每一级反相器分别为一个子电荷泵提供时钟。较佳地，所述反相器包括PMOS和NMOS，所述PMOS的漏极与所述NMOS的漏极连接；优选地，所述反相器提供的时钟延迟的第一时长由所述PMOS的体电位与所述NMOS的体电位决定；更优选地，所述NMOS的体电位与延迟负相关，所述PMOS的体电位与延迟正相关。较佳地，所述反相器还包括体电位控制电路，所述体电位控制电路用于提供所述PMOS的体电位和所述NMOS的体电位；优选地，所述体电位控制电路包括：跨导单元、第一PMOS管、第二PMOS管、第一电阻、第二电阻、第三电阻、第一NMOS管、第二NMOS管、第一运放和第二运放；跨导单元的正输入端输入预设电压，负输入端输入输出电压，输出端分别与第一PMOS管的漏极和栅极连接；第一PMOS管的源极与2VDD连接，第二PMOS管与2VDD连接；第一运放的正输入端输入VDD，负输入端通过第三电阻接地，输出端与第一NMOS管的栅极连接，第一NMOS管的源极还通过第三电阻接地，漏极与所述跨导单元的输出端连接；第二PMOS管的漏极通过第一电阻与第二运放的正输入端连接，第二运放的负输入端与VDD/2连接，第二PMOS管的漏极还通过第一电阻连接第二电阻再与第二NMOS管的漏极连接，第二NMOS管的栅极还与第二运放的输出端连接，第二NMOS管的源极与-VDD连接；第二PMOS管的漏极作为PMOS的体电位的输出端，第二NMOS管的漏极作为NMOS的体电位的输出端，其中，VDD为供电电源电压。较佳地，所述电荷泵电路的输出端还通过去耦电容接地。在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本专利技术各较佳实例。本专利技术的积极进步效果在于：本专利技术的电荷泵电路具有非常小的纹波，且输出是确定且可调的。附图说明图1为现有技术中用于产生2×VDD的电压的电荷泵电路示意图。图2为本专利技术实施例的电荷泵电路的示意框图。图3为本专利技术实施例的电荷泵电路的一种电路图。图4为本专利技术实施例的电荷泵电路使用时钟的时序图。图5为本专利技术实施例的电荷泵电路用于产生-VDD的电压的子电荷泵的电路示意图。图6为本专利技术实施例的电荷泵电路的体电位控制电路的电路图。具体实施方式下面通过实施例的方式进一步说明本专利技术，但并不因此将本专利技术限制在所述的实施例范围之中。一种电荷泵电路，如图2-3所示，所述电荷泵电路包括：电荷泵阵列101和时钟电路102。所述电荷泵阵列101包括N个子电荷泵CP<1>-CP<n>，所述N个子电荷泵CP<1>-CP<n>的子输出端连接形成所述电荷泵电路的输出端，所述输出端输出输出电压Vout，其中，N大于1。所述时钟电路102为每一子电荷泵分别提供一个时钟，共提供N个时钟ck<1>-ck<n>，且提供给相邻的两个子电荷泵的时钟具有延时。具体地参照图2，所述时钟单元为子电荷泵CP<1>提供时钟ck<1>，为子电荷泵CP<2>提供时钟ck<2>，……，为子电荷泵CP<n>提供时钟ck<n>，其中，时钟ck<1>与时钟ck<2>具有延时，时钟ck<2>与时钟ck<3>具有延时，……，时钟ck<n-1>与时钟ck<n>具有延时。当然，为了进一步实现降低纹波，本实施例还可以进一步将所述电荷泵电路的输出端通过去耦电容CD接地。由于各子电荷泵的时钟具有延时，所以，本实施例可以达到类似于将整个电荷泵电路的时钟频率fclk减小的效果，基于下述公式可以看出，时钟频率fclk减小，输出纹波Vripple也随之减小。本实施例给出了一种时钟之间的延时的具体设置方式，如图4所示：N取奇数，提供给相邻的两个子电荷泵的时钟反相，且其中一个时钟为标准时钟，另一个时钟相对于所述标准时钟延迟第一时长Td。延迟的第一时长Td决定所述电荷泵电路的时钟频率fclk。在第一时长为Td时，整个电荷泵电路的时钟频率fclk类似于等于1/Td，输出纹波的公式为：通过降低Td，可以实现减小纹波的效果。此外需要注意的是，每个子电荷泵所处理的时钟频率为1/(2NTd)，因为在某种特定工艺条件下，电荷泵能处理的时钟频率是有限的，并且在接近工艺极限时，电荷泵自身逻辑电路的功率开销会剧增，所以，可以通过增加子电荷泵的个数N来将频率降低到工艺可接受范围内的。图3中，所述时钟电路102采用环本文档来自技高网...

【技术保护点】
一种电荷泵电路，其特征在于，所述电荷泵电路包括：电荷泵阵列，包括N个子电荷泵，所述N个子电荷泵的子输出端连接形成所述电荷泵电路的输出端，以输出输出电压，其中，N大于1；时钟电路，用于为每一子电荷泵分别提供一个时钟，且提供给相邻的两个子电荷泵的时钟具有延时。

【技术特征摘要】
1.一种电荷泵电路，其特征在于，所述电荷泵电路包括：电荷泵阵列，包括N个子电荷泵，所述N个子电荷泵的子输出端连接形成所述电荷泵电路的输出端，以输出输出电压，其中，N大于1；时钟电路，用于为每一子电荷泵分别提供一个时钟，且提供给相邻的两个子电荷泵的时钟具有延时。2.如权利要求1所述的电荷泵电路，其特征在于，N为奇数，提供给相邻的两个子电荷泵的时钟反相，且其中一个时钟为标准时钟，另一个时钟相对于所述标准时钟延迟第一时长。3.如权利要求2所述的电荷泵电路，其特征在于，延迟的第一时长决定所述电荷泵电路的时钟频率。4.如权利要求2所述的电荷泵电路，其特征在于，所述电荷泵电路还包括调控单元，所述调控单元用于根据所述输出电压与预设电压的大小关系调节延迟的第一时长。5.如权利要求4所述的电荷泵电路，其特征在于，在所述输出电压低于所述预设电压时，减小延迟的第一时长；在所述输出电压高于所述预设电压时，增大延迟的第一时长。6.如权利要求4所述的电荷泵电路，其特征在于，所述调控单元包括运算放大器；所述运算放大器的两个输入端分别输入所述输出电压和所述预设电压，所述运算放大器的输出端输出比较结果至所述时钟电路，所述时钟电路根据所述比较结果调节延迟的第一时长。7.如权利要求2-6中任意一项所述的电荷泵电路，其特征在于，所述时钟电路包括：环形振荡器，所述环形振荡器由N级反相器级联而成，每一级反相器分别为一个子电荷泵提供时钟。8.如权利要求7所述的电荷泵电路，其特征在于，所述反相器包括PMOS和NMOS，所述PMO...

【专利技术属性】
技术研发人员：张辉，富浩宇，李丹，王海军，孙毅，朱腓利，
申请(专利权)人：上海贝岭股份有限公司，
类型：发明
国别省市：上海,31