半导体存储装置制造方法及图纸
【技术实现步骤摘要】
【国外来华专利技术】半导体存储装置
本实施方式涉及一种半导体存储装置。
技术介绍
已知一种将存储单元三维排列的NAND型闪速存储器。
技术实现思路
[专利技术所要解决的问题]本专利技术提供一种可缩小功能块尺寸的半导体存储装置。[解决问题的技术手段]本实施方式的半导体存储装置具备：行解码器，设置在半导体衬底上；及存储单元阵列，设置在行解码器的上方，且具备第1功能块。第1功能块具备：第1区域，沿着由第1方向及第2方向形成的第1平面扩展，且沿着第2方向具有第1宽度，所述第1方向是半导体衬底的面内方向，所述第2方向是所述面内方向且与第1方向不同；第2区域，沿着第1平面扩展，沿着第2方向具有大于所述第1宽度的第2宽度，且在第1方向上与所述第1区域相邻；及第3区域，沿着第1平面扩展，沿着第2方向具有小于所述第1宽度的第3宽度，且位于第1区域与第2区域之间而将两者连接。第1到第3区域包含沿着半导体衬底的铅垂方向也就是第3方向积层的多条第1字线。第1区域还包含设置在最上层的第1字线的第1选择栅极线。存储单元阵列还具备：第1绝缘层，填埋第1区域与第2区域之间的第1槽，且在第2方向上与第3区域相接；第1接触插塞，设置在第1绝缘层中，且电连接行解码器；及第1配线层，连接第1选择栅极线与第1接触插塞。附图说明图1是第1实施方式的存储系统的框图。图2是第1实施方式的半导体存储装置具备的功能块的电路图。图3是第1实施方式的行解码器的电路图。图4是第1实施方式的读出放大器的电路图。图5是第1实施方式的存储单元阵列及驱动电路的平面布局图。图6是第1实施方式的存储单元阵列的平面布局图。图7是第1实施方式的存储单元...
【技术保护点】
一种半导体存储装置，其特征在于具备：行解码器，设置在半导体衬底上；及存储单元阵列，设置在所述行解码器的上方，且具备第1功能块；且所述第1功能块具备：第1区域，沿着由第1方向及第2方向形成的第1平面扩展，且沿着所述第2方向具有第1宽度，所述第1方向是所述半导体衬底的面内方向，所述第2方向是所述面内方向且与所述第1方向不同；第2区域，沿着所述第1平面扩展，沿着所述第2方向具有大于所述第1宽度的第2宽度，且在所述第1方向上与所述第1区域相邻；及第3区域，沿着所述第1平面扩展，沿着所述第2方向具有小于所述第1宽度的第3宽度，且位于所述第1区域与所述第2区域之间而将两者连接；所述第1到第3区域包含沿着所述半导体衬底的铅垂方向也就是第3方向积层的多条第1字线，所述第1区域还具备设置在最上层的第1字线上的第1选择栅极线，且所述存储单元阵列还具备：第1绝缘层，填埋所述第1区域与所述第2区域之间的第1槽，且在所述第2方向上与所述第3区域相接；第1接触插塞，设置在所述第1绝缘层中，且电连接所述行解码器；及第1配线层，连接所述第1选择栅极线与所述第1接触插塞。
【技术特征摘要】
【国外来华专利技术】1.一种半导体存储装置，其特征在于具备：行解码器，设置在半导体衬底上；及存储单元阵列，设置在所述行解码器的上方，且具备第1功能块；且所述第1功能块具备：第1区域，沿着由第1方向及第2方向形成的第1平面扩展，且沿着所述第2方向具有第1宽度，所述第1方向是所述半导体衬底的面内方向，所述第2方向是所述面内方向且与所述第1方向不同；第2区域，沿着所述第1平面扩展，沿着所述第2方向具有大于所述第1宽度的第2宽度，且在所述第1方向上与所述第1区域相邻；及第3区域，沿着所述第1平面扩展，沿着所述第2方向具有小于所述第1宽度的第3宽度，且位于所述第1区域与所述第2区域之间而将两者连接；所述第1到第3区域包含沿着所述半导体衬底的铅垂方向也就是第3方向积层的多条第1字线，所述第1区域还具备设置在最上层的第1字线上的第1选择栅极线，且所述存储单元阵列还具备：第1绝缘层，填埋所述第1区域与所述第2区域之间的第1槽，且在所述第2方向上与所述第3区域相接；第1接触插塞，设置在所述第1绝缘层中，且电连接所述行解码器；及第1配线层，连接所述第1选择栅极线与所述第1接触插塞。2.根据权利要求1所述的半导体存储装置，其特征在于：所述存储单元阵列还具备第2功能块，所述第2功能块具备：第4区域，沿着所述第1平面扩展，且沿着所述第2方向具有第4宽度；第5区域，沿着所述第1平面扩展，沿着所述第2方向具有大于所述第4宽度的第5宽度，且在所述第1方向上与所述第4区域相邻；及第6区域，沿着所述第1平面扩展，沿着所述第2方向具有小于所述第4宽度的第6宽度，且位于第4区域与第5区域之间而将两者连接；所述第4到第6区域包含沿着所述第3方向积层的多条第2字线，且所述第4区域还具备设置在最上层的第2字线上的第2选择栅极线，所述存储单元阵列进一步具备：第2绝缘层，填埋所述第4区域与所述第5区域之间的第2槽，且在所述第2方向上与所述第6区域相接；第2接触插塞，设置在所述第2绝缘层中，且电连接所述行解码器；及第2配线层，连接所述第2选择栅极线与所述第2接触插塞；并且所述第1区域与所述第4区域隔着填埋所述第1区域与第4区域间的第3槽的第3绝缘层而在所述第2方向上相邻，所述第2区域与所述第5区域隔着所述第1区域与所述第4区域而在所述第1方向上相对，所述第1槽延伸到所述第2区域与所述第4区域之间，第2区域与所述第4区域之间通过所述第1绝缘层分离，所述第2槽延伸到所述第1区域与所述第5区域之间，所述第1区域与所述第5区域之间通过所述第2绝缘层分离。3.根据权利要求2所述的半导体存储装置，其特征在于：所述存储单元阵列还具备第3功能块，且所述第3功能块具备：第7区域，沿着所述第1平面扩展，且沿着所述第2方向具有第7宽度；第8区域，沿着所述第1平面扩展，沿着所述第2方向具有大于所述第7宽度的第8宽度，且在所述第1方向上与所述第7区域相邻；及第9区域，沿着所述第1平面扩展，沿着所述第2方向具有小于所述第7宽度的第9宽度，且位于第7区域与第8区域之间而将两者连接；所述第7到第9区域包含沿着所述第3方向积层的多条第3字线，且所述第7区域还具备设置在最上层的第3字线的第3选择栅极线；所述存储单元阵列还具备：第4绝缘层，填埋所述第7区域与所述第8区域之间的第4槽，且在所述第2方向上与所述第9区域相接；第3接触插塞，设置在所述第4绝缘层中，且电连接所述行解码器；及第3配线层，连接所述选择栅极线与所述第3接触插塞；并且所述第2区域与所述第8区域隔着填埋所述第2区域与第8区域间的第5槽的第5绝缘层而在所述第2方向上相邻；所述第1槽与所述第4槽沿着所述第2方向位于同一线上。4.根据权利要求3所述的半导体存储装置，其特征在于还具备：多条位线，在所述第3方向上，设置在所述第1区域、所述第4区域、及所述第7区域的上方，且为沿着所述第2方向的条形状；及第4接触插塞，设置在填埋所述第5槽的所述第5绝缘层内，且连接于所述多条位线中的任一条；并且所述位线经由所述第4接触插塞电连接所述读出放大器。5.根据权利要求2所述的半导体存储装置，其特征在于：所述存储单元阵列还具备第3功能块，且所述第3功能块包含：第7区域，沿着所述第1平面扩展，沿着所述第2方向具有第7宽度；第8区域，沿着所述第1平面扩展，沿着所述第2方向具有大于所述第7宽度的第8宽度，且在所述第1方向上与所述第7区域相邻；及第9区域，沿着所述第1平面扩展，沿着所述第2方向具有小于所述第7宽度的第9宽度，且位于第7区域与第8区域之间而将两者连接；所述第7到第9区域包含沿着所述第3方向积层的多条第3字线，且所述第7区域还具备设置在最上层的第3字线的第3选择栅极线；所述存储单元阵列还具备：第4绝缘层，填埋所述第7区域与所述第8区域之间的第3槽，且在所述第2方向上与所述第9区域相接；第3接触插塞，设置在所述第4绝缘层中，且电连接所述行解码器；及第3配线层，连接所述选择栅极线与所述第3接触插塞；并且所述第2区域与所述第8区域隔着填埋所述第2区域与第8区域间的第5槽的第5绝缘层而在所述第2方向上相邻。6.根据权利要求5所述的半导体存储装置，其特征在于，所述存储单元阵列还具备：第4接触插塞，设置在所述第5绝缘层内；及第5配线层，连接于所述第4接触插塞，且长度方向沿着所述第1方向；所述第1功能块在所述第2区域中，还具备设置在所述第1字线上的第5接触插塞；所述第3功能块在所述第8区域中，还具备设置在所述第3字线上的第6接触插塞；并...
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