集成电路晶粒构件的电容性耦合制造技术

本发明专利技术提供了集成电路晶粒构件与其他导电区域的电容性耦合。待耦合的每一个构件具有一表面，其包括至少一个导电区域，例如一金属衬垫或金属平板。一超薄介电质层形成于待耦合的至少一个表面上。当两个构件(例如，来自每一个晶粒的一个构件)被永久地接触在一起时，该超薄介电质层维持在两个表面之间，以形成在每一个相应构件的导电区域之间的电容器或电容性介面。该超薄介电质层可以由各种介电质的多个层所组成，但是在一个实施方式中，整体厚度为小于约50纳米。所形成的该电容性介面的每单位面积电容值取决于在超薄介电质层中所使用的介电材料的特定介电常数κ以及该介电材料各自的厚度。可以在经耦合堆叠件的边缘处制作电气连结和接地连结。

Capacitive coupling of integrated circuit grain components

The invention provides a capacitive coupling of an integrated circuit grain member and other conductive regions. Each component to be coupled has a surface including at least one conductive area, such as a metal gasket or metal plate. An ultra thin dielectric layer is formed on at least one surface to be coupled. When two components (for example, a member from each grain) are permanently contacted, the ultrathin dielectric layer is maintained between two surfaces to form a capacitor or capacitance interface between the conducting regions of each of the corresponding components. The ultrathin dielectric layer can be composed of a plurality of layers of various dielectric layers, but in one embodiment, the overall thickness is less than about 50 nm. The capacitance per unit area of the capacitive interface is determined by the specific dielectric constant kappa of the dielectric material used in the ultra-thin dielectric layer and the thickness of the dielectric material. Electrical connections and grounding connections can be made at the edge of the coupling stack.

【技术实现步骤摘要】
【国外来华专利技术】集成电路晶粒构件的电容性耦合
本专利申请案主张哈巴(Haba)等人在2015年9月28日所提申的美国临时专利申请案的优先权的利益，案号为62/234,022，并且上述申请案通过引用将其整体并入本文中。
技术介绍
晶圆级封装和微电子构件的尺寸的降低有时候可能因为需要将难以微型化的构件并入的关系而有所限制。例如，一封装有时候取决于一相当大尺寸的离散电容器。如果该封装不需要取决于大型构件的话，那么该封装可以做得更小。在其他例子中，在集成电路设计需要某一个电容值，且如果要将电容器并入晶片级封装设计的话，建构的制程可能要流畅。
技术实现思路
概观本公开描述了微电子构件(例如，集成电路晶粒)的电容性耦合。范例性技术在一封装结构以非常细的间距来实现电容性耦合。可以在两个导电区域(平板或衬垫，即，来自每一个晶粒的导电区域)之间藉由接合两个相对的表面，以实现非常薄的纳米级介电质层。两个平板或衬垫被接合在一起，以形成具有分隔的电容器，例如，该分隔低于50纳米。在一个范例性实施方式中，每一个待耦合的构件具有一表面，其包括至少一个导电区域，例如一个金属衬垫或平板(即，电容器平板)。一超薄介电质层形成于待耦合的至本文档来自技高网...

【技术保护点】
一种耦合微电子构件的方法，其包括：选择集成电路晶粒，每一个集成电路晶粒包括一表面，其包含至少一个导电区域；形成超薄介电质层于所述集成电路晶粒中的至少一个集成电路晶粒的所述表面的至少一个表面；以及将所述集成电路晶粒耦合成堆叠件，以形成电容性介面，所述电容性介面包括所述超薄介电质层以及在所述超薄介电质层的相对侧上的两个集成电路晶粒的相应导电区域。

【技术特征摘要】
【国外来华专利技术】2015.09.28 US 62/234,022;2016.08.25 US 15/247,7051.一种耦合微电子构件的方法，其包括：选择集成电路晶粒，每一个集成电路晶粒包括一表面，其包含至少一个导电区域；形成超薄介电质层于所述集成电路晶粒中的至少一个集成电路晶粒的所述表面的至少一个表面；以及将所述集成电路晶粒耦合成堆叠件，以形成电容性介面，所述电容性介面包括所述超薄介电质层以及在所述超薄介电质层的相对侧上的两个集成电路晶粒的相应导电区域。2.如权利要求1所述的方法，其中所述超薄介电质层的厚度介于约2至50纳米之间。3.如权利要求1所述的方法，其中所述超薄介电质层的厚度系小于2纳米。4.如权利要求1所述的方法，其中所述介电质包括氧化硅。5.如权利要求1所述的方法，其中所述介电质从下列所组成的群组中所选出的：二氧化硅、一氧化硅、三氧化硅、氧化铝、氧化铪、高κ的离子性金属氧化物、混合的氧-电浆生长的金属氧化物和烷基磷酸的自组装单层(SAM)、聚合物膜以及离子性金属氧化物膜。6.如权利要求5所述的方法，其中形成所述超薄介电质层包括以原子层沉积的氧化铪，而所述超薄介电质层的厚度精确控制到下至1至2纳米。7.如权利要求5所述的方法，其中形成所述超薄介电质层包括产生具有厚度约5至6纳米和每单位面积电容值约500至800nF/cm2的金属氧化物与烷基磷酸自组装单层的层(SAM)。8.如权利要求1所述的方法：施加一蚀刻停止层或研磨-抛光停止层的涂层到所述至少一个表面；形成所述超薄介电质层于所述表面上；以及对所述超薄介电质层进行蚀刻或研磨，其中所述蚀刻停止层或研磨-抛光停止层精确地控制所述超薄介电质层的厚度，并保护底层结构不会受到蚀刻或研磨。9.如权利要求8所述的方法，其中所述蚀刻停止层从下列所组成的群组中所选出的：二氧化硅的蚀刻停止层、硼的蚀刻停止层、氧化铝的蚀刻停止层、多晶硅的蚀刻停止层、氧化钛的蚀刻停止层以及氮化硅的蚀刻停止层。10.如权利要求1所述的方法，其进一步包...

【专利技术属性】
技术研发人员：亚卡尔古德·R·西塔朗，贝尔格森·哈巴，
申请(专利权)人：英帆萨斯公司，
类型：发明
国别省市：美国,US