基于FPGA的时钟恢复电路制造技术

本发明专利技术提供一种基于FPGA的时钟恢复电路。所述基于FPGA的时钟恢复电路产生多个与输入数据频率相同、相位不同的参考时钟信号，对输入数据与所述锁相环产生的参考时钟信号的相位关系进行判别，根据相位关系判别结果是超前或者滞后的状态从而对时钟信号进行控制输出。本发明专利技术能够根据判别出的输入数据与参考时钟信号的超前或者滞后关系，经过切换不同相位的参考时钟信号，实现高速数据传输速率下时钟信号与输入数据的同步。

Clock recovery circuit based on FPGA

The invention provides a clock recovery circuit based on FPGA. The clock recovery circuit based on FPGA generates a number of reference clock signals with the same frequency and different phases as input data, discriminating the phase relationship between the input data and the reference clock signal produced by the phase locked loop, and controlling the clock signal by the phase relation discrimination result is ahead or after the delay. Output. The invention can synchronize the clock signal with the input data at high speed data transmission rate by switching the reference clock signal of different phases according to the relation between the distinguished input data and the reference clock signal.

【技术实现步骤摘要】
基于FPGA的时钟恢复电路
本专利技术涉及时钟恢复
，尤其涉及一种基于FPGA的时钟恢复电路。
技术介绍
时钟恢复电路是一种从输入的数据流中提取出内嵌在其中的、与其同步的时钟信号的电路。现有的时钟恢复电路通常利用FPGA实现时钟数据的恢复，如基于线性鉴相器的时钟恢复电路首先利用FPGA内部的锁相环产生N*f的高频时钟(f为本地参考时钟，N为倍频倍数)，然后再根据输入信号控制对高速时钟分频，从而产生与输入信号同步的时钟信号。其中，N决定了恢复时钟信号的相位精度，N越大，精度越高。在实现本专利技术的过程中，专利技术人发现现有技术中至少存在如下技术问题：现有的基于线性鉴相器的时钟恢复电路中，要求FPGA芯片的系统的工作频率必须达到N*f，然而系统工作频率受到特定FPGA极限值的约束，所以基于线性鉴相器的时钟恢复电路不适用于高速数据的时钟恢复。
技术实现思路
本专利技术提供的时钟恢复电路，能够实现高速数据传输速率下时钟信号与输入数据的同步。本专利技术提供一种基于FPGA的时钟恢复电路，包括：时钟产生模块，用于产生多个与输入数据频率相同、相位不同的参考时钟信号；相位判别模块，用于接收输入数据和时钟调整模块输出的反馈时钟信号，输出表征所述输入数据与所述反馈时钟信号的相位关系的相位判别信号X、Y；计数器模块，用于接收所述相位判别模块输出的相位判别信号X、Y，对所述相位判别信号X、Y的高电平分别进行计数，输出计数值C1、C2；时钟调整模块，用于在所述计数器模块计数的同时，接收所述计数器模块输出的计数值C1、C2，在所述相位判别模块中D2触发器输出的信号A的上升沿处根据计数值C1或者C2是否达到设定的相位判决条件，判断所述输入数据与所述反馈时钟信号的相位关系，根据所述输入数据与所述反馈时钟信号的相位关系从所述时钟产生模块产生的所有参考时钟信号中选择输出一个时钟信号；复位模块，用于在所述时钟调整模块完成一次调整后产生一个复位信号，所述复位信号输入所述计数器模块，对计数值C1、C2进行复位。可选地，所述时钟产生模块包括锁相环电路。可选地，所述时钟产生模块产生的所有参考时钟信号的相位均匀地覆盖所有可能出现的相位，即以任一参考时钟信号为参考基准，其他参考时钟信号在超前该参考时钟信号180°和滞后该参考时钟信号180°的范围内均匀分布，所有参考时钟信号中任意两个相邻的参考时钟信号的相位差相同。可选地，所述相位判别模块为Alexander非线性鉴相器电路。可选地，当相位判别信号Y＝0，且X＝0和X＝1交替出现时，说明所述反馈时钟信号超前于所述输入数据；当相位判别信号X＝0，且Y＝0和Y＝1交替出现时，说明所述反馈时钟信号滞后于所述输入数据。可选地，所述计数值C1、C2的初始值设置为0，当所述相位判别信号X出现上升沿时，所述计数值C1加1；当所述相位判别信号Y出现上升沿时，所述计数值C2加1。可选地，在所述相位判别模块中D2触发器输出的信号A的上升沿处，当C1达到设定值N时，认为反馈时钟信号超前于输入数据；在所述相位判别模块中D2触发器输出的信号A的上升沿处，当C2达到设定值N时，如果C1小于3，认为反馈时钟信号滞后于输入数据；如果C1大于3，认为反馈时钟信号超前于输入数据；其中，N>3。可选地，当所述反馈时钟信号超前于输入数据时，所述时钟调整模块从所述时钟产生模块产生的所有参考时钟信号中选择输出一个滞后于所述反馈时钟信号一个相位差的参考时钟信号，该参考时钟信号作为新的反馈时钟信号，并作为相位判别模块的输入；当所述反馈时钟信号滞后于输入数据时，所述时钟调整模块从所述时钟产生模块产生的所有参考时钟信号中选择输出一个超前于所述反馈时钟信号一个相位差的参考时钟信号，该参考时钟信号作为新的反馈时钟信号，并作为相位判别模块的输入。可选地，当C1或者C2达到设定值N且到达来自所述相位判别模块中D2触发器输出的信号A的上升沿之后所述复位模块产生一个复位信号，所述复位信号输入计数器模块，对计数值C1、C2进行复位。本专利技术实施例提供的基于FPGA的时钟恢复电路，利用FPGA内部锁相环电路产生多个与输入数据频率相同、相位不同的参考时钟信号，对输入数据与所述锁相环产生的参考时钟信号的相位关系进行判别，根据相位关系判别结果是超前或者滞后的状态从而对时钟信号进行控制输出。与现有技术相比，本专利技术只需判别输入数据与参考时钟信号的超前或者滞后关系，然后经过切换不同相位的参考时钟信号，就可以恢复出高速数据中的时钟信号。附图说明图1为本专利技术一实施例基于FPGA的时钟恢复电路的结构示意图；图2为本专利技术一实施例Alexander非线性鉴相器电路的结构示意图；图3为本专利技术一实施例三点采样原理示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术提供一种基于FPGA的时钟恢复电路，如图1所示，包括：时钟产生模块11，用于产生多个与输入数据频率相同、相位不同的参考时钟信号；相位判别模块12，用于接收输入数据和时钟调整模块输出的反馈时钟信号，输出表征所述输入数据与所述反馈时钟信号的相位关系的相位判别信号X、Y；计数器模块13，用于接收所述相位判别模块12输出的相位判别信号X、Y，对所述相位判别信号X、Y的高电平分别进行计数，输出计数值C1、C2；时钟调整模块14，用于在所述计数器模块13计数的同时，接收所述计数器模块输出的计数值C1、C2，在所述相位判别模块12中D2触发器输出的信号A的上升沿处根据计数值C1或者C2是否达到设定的相位判决条件，判断所述输入数据与所述反馈时钟信号的相位关系，根据所述输入数据与所述反馈时钟信号的相位关系从所述时钟产生模块11产生的所有参考时钟信号中选择输出一个时钟信号；复位模块15，用于在所述时钟调整模块14完成一次调整后产生一个复位信号，所述复位信号输入所述计数器模块13，对计数值C1、C2进行复位。本专利技术实施例提供的基于FPGA的时钟恢复电路，利用FPGA内部锁相环电路产生多个与输入数据频率相同、相位不同的参考时钟信号，对输入数据与所述锁相环产生的参考时钟信号的相位关系进行判别，根据相位关系判别结果是超前或者滞后的状态从而对时钟信号进行控制输出。与现有技术相比，本专利技术只需判别输入数据与参考时钟信号的超前或者滞后关系，然后经过切换不同相位的参考时钟信号，就可以恢复出高速数据中的时钟信号。具体地，所述时钟产生模块11包括锁相环电路。具体地，所述时钟产生模块11产生的所有参考时钟信号的相位均匀地覆盖所有可能出现的相位，即以任一参考时钟信号为参考基准，其他参考时钟信号在超前该参考时钟信号180°和滞后该参考时钟信号180°的范围内均匀分布，所有参考时钟信号中任意两个相邻的参考时钟信号的相位差相同。具体地，所述相位判别模块12为Alexander非线性鉴相器电路，如图2所示，所述Alexander非线性鉴相器电路包括四个D触发器，两个异或门；其中，D1触发器输出信号C；D本文档来自技高网...

【技术保护点】
一种基于FPGA的时钟恢复电路，其特征在于，包括：时钟产生模块，用于产生多个与输入数据频率相同、相位不同的参考时钟信号；相位判别模块，用于接收输入数据和时钟调整模块输出的反馈时钟信号，输出表征所述输入数据与所述反馈时钟信号的相位关系的相位判别信号X、Y；计数器模块，用于接收所述相位判别模块输出的相位判别信号X、Y，对所述相位判别信号X、Y的高电平分别进行计数，输出计数值C1、C2；时钟调整模块，用于在所述计数器模块计数的同时，接收所述计数器模块输出的计数值C1、C2，在所述相位判别模块中D2触发器输出的信号A的上升沿处根据计数值C1或者C2是否达到设定的相位判决条件，判断所述输入数据与所述反馈时钟信号的相位关系，根据所述输入数据与所述反馈时钟信号的相位关系从所述时钟产生模块产生的所有参考时钟信号中选择输出一个时钟信号；复位模块，用于在所述时钟调整模块完成一次调整后产生一个复位信号，所述复位信号输入所述计数器模块，对计数值C1、C2进行复位。

【技术特征摘要】
1.一种基于FPGA的时钟恢复电路，其特征在于，包括：时钟产生模块，用于产生多个与输入数据频率相同、相位不同的参考时钟信号；相位判别模块，用于接收输入数据和时钟调整模块输出的反馈时钟信号，输出表征所述输入数据与所述反馈时钟信号的相位关系的相位判别信号X、Y；计数器模块，用于接收所述相位判别模块输出的相位判别信号X、Y，对所述相位判别信号X、Y的高电平分别进行计数，输出计数值C1、C2；时钟调整模块，用于在所述计数器模块计数的同时，接收所述计数器模块输出的计数值C1、C2，在所述相位判别模块中D2触发器输出的信号A的上升沿处根据计数值C1或者C2是否达到设定的相位判决条件，判断所述输入数据与所述反馈时钟信号的相位关系，根据所述输入数据与所述反馈时钟信号的相位关系从所述时钟产生模块产生的所有参考时钟信号中选择输出一个时钟信号；复位模块，用于在所述时钟调整模块完成一次调整后产生一个复位信号，所述复位信号输入所述计数器模块，对计数值C1、C2进行复位。2.根据权利要求1所述的基于FPGA的时钟恢复电路，其特征在于，所述时钟产生模块包括锁相环电路。3.根据权利要求1或2所述的基于FPGA的时钟恢复电路，其特征在于，所述时钟产生模块产生的所有参考时钟信号的相位均匀地覆盖所有可能出现的相位，即以任一参考时钟信号为参考基准，其他参考时钟信号在超前该参考时钟信号180°和滞后该参考时钟信号180°的范围内均匀分布，所有参考时钟信号中任意两个相邻的参考时钟信号的相位差相同。4.根据权利要求1所述的基于FPGA的时钟恢复电路，其特征在于，所述相位判别模块为Alexander非线性鉴相器电路。5.根据权利要求1所述的基于FPGA的时钟恢复电路，其特征在于，当相位判别信号Y＝0...

【专利技术属性】
技术研发人员：楚存达，王玉章，
申请(专利权)人：研祥智能科技股份有限公司，
类型：发明
国别省市：广东,44