时钟发生电路以及使用其的半导体器件和系统技术方案

一种时钟发生电路可以包括第一时钟发生器和第二时钟发生器。第一时钟发生器可以产生同步于第一输入时钟的上升沿切换的第一输出时钟。第二时钟发生器可以基于第二输入时钟和第一输出时钟来产生第二输出时钟。第二输出时钟可以具有基于第一输出时钟而改变的电平，并且可以在第二输入时钟的上升沿处被产生。

【技术实现步骤摘要】
时钟发生电路以及使用其的半导体器件和系统相关申请的交叉引用本申请要求2016年10月31日在韩国知识产权局提交的申请号为10-2016-0143199的韩国专利申请的优先权，其通过引用整体合并于此。
各种实施例一般而言涉及半导体技术，更具体地，涉及时钟发生电路以及使用其的半导体器件和系统。
技术介绍
诸如计算机系统的电子装置可以包括大量的电子组件。计算机系统可以包括许多基于半导体的电子组件。这些半导体器件可以同步于时钟信号来传输和/或接收数据信号。计算机系统的电子组件之间的数据通信可以是串行的或并行的。为了在较短时间段内处理大量数据，半导体器件可以通过使用串行通信来从另一个半导体器件接收串行数据，然后可以将串行数据转换为并行数据。此外，半导体器件可以将并行数据转换为串行数据，以将数据输出到另一个半导体器件。即，每个半导体器件可以包括将并行数据转换为串行数据的串行器，以使用串行通信方法通过数据总线来传输数据。一般而言，串行器具有同步于时钟信号的边沿来依次输出多个数据信号的配置。由于计算机系统和半导体器件的当前趋势朝着高速操作的方向，所以使用高速系统时钟。为了改善高速器件中的操作精度，半导体器件可以通过划分系统时钟频率来产生多相时钟。半导体器件可以针对单数据速率操作产生同步于系统时钟的上升沿而切换的多相时钟，并且可以针对双数据速率操作产生同步于系统时钟的上升沿和下降沿而切换的多相时钟。
技术实现思路
在一个实施例中，时钟发生电路可以包括第一时钟发生器和第二时钟发生器。第一时钟发生器可以产生同步于第一输入时钟的上升沿切换的第一输出时钟。第二时钟发生器可以在第二输入时钟的上升沿处产生具有基于第一输出时钟而改变的电平的第二输出时钟。在一个实施例中，时钟发生电路可以包括第一分频时钟发生器、第二分频时钟发生器以及第一同步器。第一分频时钟发生器可以基于第一输入时钟来产生第一分频时钟。第二分频时钟发生器可以基于第二输入时钟和第一分频时钟来产生第二分频时钟。第一同步器可以通过将第二分频时钟与第二输入时钟同步来产生第二输出时钟。在一个实施例中，半导体器件可以包括时钟缓冲器、时钟发生电路以及延迟锁定环电路。时钟缓冲器可以接收时钟并且产生第一输入时钟和第二输入时钟。时钟发生电路可以基于第一输入时钟和第二输入时钟来产生第一输出时钟和第二输出时钟。延迟锁定环电路可以基于第一输出时钟和第二输出时钟来产生多个多相时钟。时钟发生电路可以包括第一分频时钟发生器和第二分频时钟发生器。第一分频时钟发生器可以基于第一输入时钟来产生第一分频时钟。第二分频时钟发生器可以基于第二输入时钟和第一分频时钟来产生第二分频时钟。附图说明图1是图示根据实施例的系统的示例性配置的示图。图2是图示根据实施例的半导体器件的示例性配置的示图。图3是图示根据实施例的时钟发生电路的示例性配置的示图。图4a是被提供用于帮助解释时钟发生电路的操作的时序图的示例代表。图4b是根据实施例的被提供用于帮助解释时钟发生电路的操作的时序图的示例代表。图5是图示根据实施例的时钟发生电路的示例性配置的示图。图6是图示根据实施例的时钟发生电路的示例性配置的示图。具体实施方式下面将参考附图通过实施例的各种示例来描述时钟发生电路以及使用其的半导体器件和系统。图1是图示根据实施例的系统1的示例性配置的示图。在图1中，系统1可以包括第一半导体器件110和第二半导体器件120。第一半导体器件110和第二半导体器件120可以是彼此通信的电子组件。在实施例中，第一半导体器件110可以是主器件，而第二半导体器件120可以是在第一半导体器件110的控制下操作的从器件。例如，第一半导体器件110可以是主机设备。第一半导体器件110可以包括中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)或数字信号处理器(DSP)。此外，第一半导体器件110可以通过组合具有各种功能的处理器芯片(诸如应用处理器(AP))以片上系统(SOC)的形式来实现。第二半导体器件120可以是存储器。这里，存储器的示例可以包括易失性存储器或非易失性存储器。易失性存储器可以包括SRAM(静态RAM)、DRAM(动态RAM)或SDRAM(同步DRAM)，而非易失性存储器可以包括ROM(只读存储器)、PROM(可编程ROM)、EEPROM(电可擦除和可编程ROM)、EPROM(电可编程ROM)、快闪存储器、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)或FRAM(铁电RAM)。第一半导体器件110和第二半导体器件120可以通过第一信号传输线131和第二信号传输线132彼此耦接。第一信号传输线131和第二信号传输线132可以是沟道、链路或总线。第一信号传输线131可以是用于传输数据DQ的数据传输线或数据总线。第二信号传输线132可以是用于传输时钟CLK/CLKB的时钟传输线或时钟总线。第一半导体器件110可以包括多个传输电路111和113以及多个接收电路112和114。传输电路111可以是数据传输电路。传输电路111可以通过第一信号传输线131将数据DQ从第一半导体器件110传输到第二半导体器件120。接收电路112可以是数据接收电路。接收电路112可以从第二半导体器件120接收通过第一信号传输线131传输的数据DQ。传输电路113可以是时钟传输电路。传输电路113可以通过第二信号传输线132将时钟CLK/CLKB从第一半导体器件110传输到第二半导体器件120。时钟CLK/CLKB可以包括外部时钟、系统时钟或数据选通信号。接收电路114可以是时钟接收电路。接收电路114可以从第二半导体器件120接收通过第二信号传输线132传输的时钟CLK/CLKB。类似地，第二半导体器件120可以包括多个传输电路121和123以及多个接收电路122和124。传输电路121可以是数据传输电路。传输电路121可以通过第一信号传输线131将数据DQ从第二半导体器件120传输到第一半导体器件110。接收电路122可以是数据接收电路。接收电路122可以从第一半导体器件110接收通过第一信号传输线131传输的数据DQ。传输电路123可以是时钟传输电路。传输电路123可以通过第二信号传输线132将时钟CLK/CLKB从第二半导体器件120传输到第一半导体器件110。接收电路124可以是时钟接收电路。接收电路124可以从第一半导体器件110接收通过第二信号传输线132传输的时钟CLK/CLKB。接收电路114和124可以基于通过第二信号传输线132传输的时钟CLK/CLKB来产生多相时钟MCLK<0:n>。接收电路114和124可以将多相时钟MCLK<0:n>提供给接收电路112和122。接收电路112和122可以基于多相时钟MCLK<0:n>来接收通过第一信号传输线131传输的数据DQ。图2是图示根据实施例的半导体器件200的示例性配置的示图。半导体器件200的概念可以应用于图1所示的接收电路114和124。在图2中，半导体器件200可以接收从外部设备传输的时钟CLK和CLKB，并且可以产生具有不同相位的多个多相时钟MCLK<0本文档来自技高网...

【技术保护点】
一种时钟发生电路，包括：第一时钟发生器，被配置为产生同步于第一输入时钟的上升沿切换的第一输出时钟；以及第二时钟发生器，被配置为在第二输入时钟的上升沿处产生具有基于第一输出时钟而改变的电平的第二输出时钟。

【技术特征摘要】
2016.10.31 KR 10-2016-01431991.一种时钟发生电路，包括：第一时钟发生器，被配置为产生同步于第一输入时钟的上升沿切换的第一输出时钟；以及第二时钟发生器，被配置为在第二输入时钟的上升沿处产生具有基于第一输出时钟而改变的电平的第二输出时钟。2.根据权利要求1所述的时钟发生电路，其中，第一输入时钟与第二输入时钟具有180度的相位差，而第一输出时钟与第二输出时钟具有90度的相位差。3.根据权利要求1所述的时钟发生电路，其中，第一时钟发生器包括：第一触发器，被配置为在第一输入时钟的上升沿处将输入信号输出作为第一输出时钟；以及反相器，被配置为通过将第一输出时钟反相来提供输入信号。4.根据权利要求3所述的时钟发生电路，其中，第二时钟发生器包括：第二触发器，被配置为在第二输入时钟的上升沿处将第一输出时钟输出作为第二输出时钟。5.根据权利要求4所述的时钟发生电路，还包括负载，被配置为将第二输出时钟延迟，其中，由负载增加的延迟时间对应于由第一触发器和反相器增加的延迟时间。6.一种时钟发生电路，包括：第一分频时钟发生器，被配置为基于第一输入时钟来产生第一分频时钟；第二分频时钟发生器，被配置为基于第二输入时钟和第一分频时钟来产生第二分频时钟；以及第一同步器，被配置为通过将第二分频时钟与第二输入时钟同步来产生第二输出时钟。7.根据权利要求6所述的时钟发生电路，其中，第一输入时钟与第二输入时钟具有180度相位差，而第一分频时钟与第二分频时钟具有90度的相位差。8.根据权利要求6所述的时钟发生电路，其中，第一分频时钟发生器包括：第一触发器，被配置为同步于第一输入时钟的上升沿来将输入信号输出作为第一分频时钟；以及反相器，被配置为将第一分频时钟反相，以及然后提供反相的第一分频时钟作为输入信号。9.根据权利要求6所述的时钟发生电路，其中，第二分频时钟发生器包括第二触发器，被配置为同步于第二输入时钟的上升沿来将第一分频时钟输出作为第二分频时钟。10.根据权利要求9所述的时钟发生电路，其中，第二分频时钟发生器还包括延迟器，被配置为将第二输入时钟延迟，以及然后将延迟的第二输入时钟提供给第二触发器。...

【专利技术属性】
技术研发人员：朴明宰，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR