半导体器件及制造其的方法技术

一种半导体器件包括在衬底上垂直地一个堆叠在另一个顶部的字线、字线之间的绝缘图案、连接到衬底的垂直柱、以及字线侧面处的在衬底上的剩余牺牲图案。垂直柱穿透字线和绝缘图案。绝缘图案的每个包括字线之间的第一部分以及从第一部分延伸并在剩余牺牲图案之间的第二部分。第一部分的第一厚度小于第二部分的第二厚度。

Semiconductor devices and methods to make them

A semiconductor device consists of a word line, an insulating pattern between a word line, a vertical column connected to a substrate, and a residual sacrifice pattern on the substrate at the side of the word line, vertically stacked on a substrate. The vertical column penetrates the word line and the insulation pattern. Each of the insulation patterns includes the first part between the word lines and the second part extending from the first part and remaining between the sacrificial patterns. The first thickness of the first part is less than the second thickness of the second part.

【技术实现步骤摘要】
半导体器件及制造其的方法
专利技术构思的示例实施方式涉及半导体器件及制造其的方法，更具体地，涉及包括三维布置的存储单元的三维(3D)半导体器件及制造其的方法。
技术介绍
半导体器件已经被高度集成以提供优良的性能和低制造成本。半导体器件的集成密度直接影响半导体器件的成本，从而导致对高度集成的半导体器件的需求。常规的二维(2D)或平面半导体器件的集成密度可以主要由单位存储单元在其中占用的区域决定。因此，常规的2D半导体器件的集成密度会极大地受形成精细图案的技术影响。然而，因为需要极高价格的设备来形成精细图案，所以2D半导体器件的集成密度持续增大但仍然受到限制。已经开发了三维(3D)半导体器件来克服上述限制。然而，当与2D半导体器件相比时，3D半导体器件的每位成本可能是昂贵的，因而可能期望开发能够减小每位成本的工艺技术。
技术实现思路
专利技术构思的示例实施方式可以提供具有提高的可靠性的半导体器件及制造其的方法。在一些示例实施方式中，一种半导体器件可以包括：在衬底上垂直地一个堆叠在另一个上的字线；在字线之间的绝缘图案，绝缘图案的每个包括在字线之间的第一部分以及从第一部分延伸的第二部分，第一部分的第一厚度小于第二部分的第二厚度；连接到衬底的垂直柱，垂直柱穿透字线和绝缘图案；以及剩余牺牲图案，其分别在字线的侧面处在衬底上使得绝缘图案的第二部分在剩余牺牲图案之间。在一些示例实施方式中，一种半导体器件可以包括：包含单元阵列区域和虚设区域的衬底、在衬底上的第一堆叠结构、在衬底上的第二堆叠结构、以及连接到衬底的第一垂直柱和第二垂直柱。第一堆叠结构包括在单元阵列区域上垂直地一个堆叠在另一个上的第一字线、以及在第一字线之间的第一绝缘图案。第二堆叠结构包括在虚设区域上垂直地一个堆叠在另一个上的第二字线、在第二字线之间的第二绝缘图案、以及分别在第二字线的侧面处的剩余牺牲图案。第一垂直柱穿透第一堆叠结构。第二垂直柱穿透第二堆叠结构。第二绝缘图案的每个可以包括在第二字线之间的第一部分、以及从第一部分延伸并在剩余牺牲图案之间的第二部分。第一部分的第一厚度可以小于第二部分的第二厚度。在一些示例实施方式中，一种制造半导体器件的方法可以包括：通过在衬底上交替地和重复地堆叠牺牲层和绝缘层而形成薄层结构；形成穿透薄层结构并暴露衬底的垂直孔；沿着垂直孔的侧壁顺序地形成垂直绝缘图案和半导体图案；图案化薄层结构以形成与垂直孔间隔开并暴露衬底的隔离沟槽；通过去除经由隔离沟槽暴露的牺牲层而形成栅极区域；通过去除垂直绝缘图案的经由栅极区域暴露的部分和绝缘层的经由栅极区域暴露的部分而形成具有比栅极区域的垂直高度更大的垂直高度的扩大栅极区域；以及在扩大栅极区域中形成栅电极。绝缘层的第一厚度可以大于牺牲层的第二厚度。根据一些示例实施方式，一种半导体器件包括：包含单元阵列区域的衬底、在衬底上交替地一个堆叠在另一个上的多条字线和多个绝缘图案、多个垂直柱、多个电荷存储层、多个第一阻挡绝缘层和多个第二阻挡绝缘层、以及多个保护图案。所述多个绝缘图案当中的两个相邻绝缘图案之间的垂直距离大于所述两个相邻绝缘图案的每个的厚度。所述多条字线和所述多个绝缘图案限定在单元阵列区域之上彼此间隔开的多个垂直孔。所述多个垂直柱在所述多个垂直孔中。所述多个电荷存储层在所述多个垂直孔中并围绕所述多个垂直柱。所述多个第一阻挡绝缘层在所述多条字线与所述多个电荷存储层之间。所述多个第二阻挡绝缘层在所述多个第一阻挡绝缘层与所述多条字线之间。所述多个保护图案在所述多个电荷存储层与所述多个绝缘图案之间，使得所述多个保护图案和所述多个第一阻挡绝缘层交替地一个堆叠在另一个上。附图说明专利技术构思考虑到附图及所附具体实施方式将变得更加明显。图1是示出根据专利技术构思的一些示例实施方式的半导体器件的示意图。图2是示出根据专利技术构思的一些示例实施方式的半导体器件的单元阵列的电路图。图3是示出根据专利技术构思的一些示例实施方式的半导体器件的俯视图。图4是沿图3的线I-I'截取的剖视图。图5A和5B是与图4的部分“A”对应的放大图。图6A至14A是与图3的线I-I'对应的剖视图以示出根据专利技术构思的一些示例实施方式制造半导体器件的方法。图6B至14B是分别与图6A至14A的部分“A”对应的放大图。图15是示出根据牺牲层与绝缘层的厚度比的条纹(striation)产生程度的曲线图。图16和17是与图7A的线A-A'对应的俯视图。图18是沿图3的线I-I'截取的剖视图以示出根据专利技术构思的一些示例实施方式的半导体器件。图19A和19B分别是与图18的部分“A”和部分“B”对应的放大图。图20是示出根据专利技术构思的一些示例实施方式的半导体器件的俯视图。图21A和21C分别是沿图20的线II-II'和III-III'截取的剖视图。图21B和21D分别是与图21A的部分“C”及图21C的部分“D”对应的放大图。图22A和23A是与图20的线II-II'对应的剖视图以示出根据专利技术构思的一些示例实施方式制造半导体器件方法。图22B和23B分别是与图22A和23A的部分“C”对应的放大图。图22C和23C是与图20的线III-III'对应的剖视图以示出根据专利技术构思的一些示例实施方式制造半导体器件的方法。图22D和23D分别是与图22C和23C的部分“D”对应的放大图。图24A和24B分别是与图20的线II-II'和III-III'对应的剖视图以示出根据专利技术构思的一些示例实施方式的半导体器件。图25是示出根据专利技术构思的一些示例实施方式的半导体器件的示意性框图。图26A和26B分别是与图20的线II-II'和III-III'对应的剖视图以示出根据专利技术构思的一些示例实施方式的半导体器件。具体实施方式将在下文中参照附图详细描述专利技术构思的示例实施方式。图1是示出根据专利技术构思的一些示例实施方式的半导体器件的示意图。参照图1，半导体器件可以包括单元阵列区域CAR和外围电路区域。外围电路区域可以包括行解码器区域ROWDCR、页缓冲器区域PBR、列解码器区域COLDCR和控制电路区域(未示出)。在一些示例实施方式中，接触区域CTR可以设置在单元阵列区域CAR与行解码器区域ROWDCR之间。包括多个存储单元的存储单元阵列可以设置在单元阵列区域CAR中。存储单元阵列可以包括三维布置的存储单元、字线和位线。字线和位线可以电连接到存储单元。用于选择存储单元阵列的字线的行解码器可以设置在行解码器区域ROWDCR中，用于将存储单元阵列电连接到行解码器的互连结构可以设置在接触区域CTR中。行解码器可以响应于地址信号而选择存储单元阵列的字线当中的一条。行解码器可以响应于控制电路的控制信号而分别向所选择的字线和未选择的字线提供第一字线电压和第二字线电压。用于感测存储在存储单元中的数据的页缓冲器可以设置在页缓冲器区域PBR中。根据操作模式，页缓冲器可以临时存储将要被存储在存储器单元中的数据或者可以感测存储在存储单元中的数据。页缓冲器可以在编程操作模式下作为写入驱动器电路操作，并且可以在读取操作模式下作为感测放大器电路操作。连接到存储单元阵列的位线的列解码器可以设置在列解码器区域COLDCR中。列解码器可以在页缓冲器与外部器件(例如存储控制器)之间提供数据传输路径。图2是示出根据专利技术构思的本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；在所述衬底上垂直地一个堆叠在另一个上的字线；在所述字线之间的绝缘图案，所述绝缘图案的每个包括在所述字线之间的第一部分以及从所述第一部分延伸的第二部分，所述第一部分的第一厚度小于所述第二部分的第二厚度；连接到所述衬底的垂直柱，所述垂直柱穿透所述字线和所述绝缘图案；以及剩余牺牲图案，其分别在所述字线的侧面处在所述衬底上使得所述绝缘图案的所述第二部分在所述剩余牺牲图案之间。

【技术特征摘要】
2016.10.26 KR 10-2016-01402851.一种半导体器件，包括：衬底；在所述衬底上垂直地一个堆叠在另一个上的字线；在所述字线之间的绝缘图案，所述绝缘图案的每个包括在所述字线之间的第一部分以及从所述第一部分延伸的第二部分，所述第一部分的第一厚度小于所述第二部分的第二厚度；连接到所述衬底的垂直柱，所述垂直柱穿透所述字线和所述绝缘图案；以及剩余牺牲图案，其分别在所述字线的侧面处在所述衬底上使得所述绝缘图案的所述第二部分在所述剩余牺牲图案之间。2.根据权利要求1所述的半导体器件，其中所述剩余牺牲图案具有小于所述第二厚度的第三厚度。3.根据权利要求2所述的半导体器件，其中所述第三厚度与所述第二厚度的比范围从0.55到0.95。4.根据权利要求2所述的半导体器件，其中所述绝缘图案中的彼此垂直相邻的两个绝缘图案的所述第一部分之间的距离大于所述第三厚度。5.根据权利要求1所述的半导体器件，还包括：高k电介质层，其中所述剩余牺牲图案包括第一侧壁，以及所述高k电介质层在所述剩余牺牲图案的所述第一侧壁与邻近于所述第一侧壁的所述字线之间。6.根据权利要求5所述的半导体器件，其中所述剩余图案包括与所述第一侧壁相反的第二侧壁，所述剩余牺牲图案的所述第二侧壁在俯视图中彼此横向地间隔开并且限定台阶式结构。7.根据权利要求1所述的半导体器件，还包括：在所述垂直柱与所述字线之间以及在所述垂直柱与所述绝缘图案之间的电荷存储层；以及在所述电荷存储层与所述字线之间的第一阻挡绝缘层。8.根据权利要求7所述的半导体器件，其中所述第一阻挡绝缘层的每个包括面对所述电荷存储层的第一侧壁以及面对所述字线的第二侧壁，以及所述第一阻挡绝缘层的所述第一侧壁具有朝向所述电荷存储层的凸起形状。9.根据权利要求7所述的半导体器件，还包括：分别在所述字线与所述第一阻挡绝缘层之间的第二阻挡绝缘层，所述第二阻挡绝缘层的每个延伸为覆盖所述字线中的对应的字线的顶表面和底表面，以及所述第二阻挡绝缘层包括具有比所述第一阻挡绝缘层的材料更高的介电常数的材料。10.根据权利要求7所述的半导体器件，还包括：在所述电荷存储层与所述绝缘图案之间的保护绝缘图案，其中所述保护绝缘图案的每个接触所述第一阻挡绝缘层中的彼此垂直相邻的两个第一阻挡绝缘层。11.根据权利要求10所述的半导体器件，其中所述保护绝缘图案的材料与作为所述绝缘图案的材料相同。12.根据权利要求1所述的半导体器件，还包括：在所述字线上并在交叉所述字线的方向上延伸的位线，其中所述垂直柱不连接到所述位线。13.根据权利要求1所述的半导体器件，其中所述绝缘图案包括与所述剩余牺牲图案的材料不同的材料。14.一种半导体器件，包括：包括单元阵列区域和虚设区域的衬底；在所述衬底上的第一堆叠结构，所述第一堆叠结构包括在所述单元阵列区域上垂直地一个堆叠在另一个上的第一字线以及在所述第一字线之间的第一绝缘图案；在所述衬底上的第二堆叠结构，所述第二堆叠结构包括在所述虚设区域上垂直地一个堆叠在另一个上的第二字线、在所述第二字线之间的第二绝缘图案、以及分别在所述第二字线的侧面处的...

【专利技术属性】
技术研发人员：张炳铉，刘东哲，张祐赈，安宰永，梁俊圭，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR