一种半导体器件及其制造方法和电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：在NMOS区内的源/漏区内形成应力外延层，该应力外延层包括位于底部的第一宽度的第二应力外延层，位于第二应力外延层上的第三应力外延层，其中，第三应力外延层自下而上包括第二宽度的第三应力外延层和位于第二间隙壁顶面以上的第三宽度的第三应力外延层，其中第一宽度小于第二宽度，第二宽度小于第三宽度，因此扩大了应力外延层的顶部，使接触面积更大，从而应力外延层具有较低的外电阻，再者，由于并未增大底部应力外延层的体积，使短沟道效应也得到了很好的控制，进而提高了器件的性能和良率。

【技术实现步骤摘要】
一种半导体器件及其制造方法和电子装置
本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制造方法和电子装置。
技术介绍
在半导体
中，随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法来提高当前主流的硅CMOS器件的性能这一方式，受到越来越多的物理及工艺的限制。为了提高CMOS器件中NMOS和PMOS晶体管的性能，应力技术(stressengineering)越来越受到业界的关注。应力影响半导体中的载流子的迁移率。一般而言，硅中电子的迁移率随着沿着电子迁移方向的拉应力的增加而增加，并且随着压应力的增加而减少。相反，硅中带正电的空穴的迁移率随着空穴移动方向的压应力的增加而增加，并且随着拉应力的增加而减小。因此，可以通过在沟道中引入适当的压应力和拉应力能分别提高PMOS的空穴迁移率和NMOS的电子迁移率，例如：通过锗硅(SiGe)工艺改善PMOS的性能，通过磷硅(SiP)工艺来改善NMOS的性能。源/漏极(S/D)外延轮廓对于提升FinFET器件的性能和良率很关键。对于NMOS器件的SiP应力外延层的制备过程，SiP合并外延层(mergedep本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，所述半导体衬底包括PMOS区和NMOS区，在所述PMOS区和NMOS区内的半导体衬底上分别形成有第一鳍片结构和第二鳍片结构；在所述PMOS区和NMOS区分别形成横跨部分所述第一鳍片结构和部分所述第二鳍片结构的第一伪栅极结构和第二伪栅极结构；在所述第一伪栅极结构两侧的所述第一鳍片结构的源/漏区内生长第一应力外延层；在所述第二伪栅极结构两侧的所述第二鳍片结构的侧壁上形成第一间隙壁；对暴露的所述第二鳍片结构的源/漏区进行第一回蚀刻，以去除部分所述第二鳍片结构形成第一凹槽；减薄所述第一间隙壁的厚度，以扩大所述第一凹槽的宽度至第一宽度；...

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，所述半导体衬底包括PMOS区和NMOS区，在所述PMOS区和NMOS区内的半导体衬底上分别形成有第一鳍片结构和第二鳍片结构；在所述PMOS区和NMOS区分别形成横跨部分所述第一鳍片结构和部分所述第二鳍片结构的第一伪栅极结构和第二伪栅极结构；在所述第一伪栅极结构两侧的所述第一鳍片结构的源/漏区内生长第一应力外延层；在所述第二伪栅极结构两侧的所述第二鳍片结构的侧壁上形成第一间隙壁；对暴露的所述第二鳍片结构的源/漏区进行第一回蚀刻，以去除部分所述第二鳍片结构形成第一凹槽；减薄所述第一间隙壁的厚度，以扩大所述第一凹槽的宽度至第一宽度；在所述第一凹槽内露出的所述第二鳍片结构上生长第二应力外延层，以填充所述第一凹槽，其中所述第二应力外延层的宽度为所述第一宽度；在所述第二鳍片结构和所述第二应力外延层的侧壁上形成第二间隙壁；第二回蚀刻去除部分所述第二应力外延层，以形成第二凹槽；减薄所述第二间隙壁的厚度，以扩大所述第二凹槽的宽度至第二宽度；在所述第二应力外延层的表面上生长第三应力外延层，以填充满所述第二凹槽并溢出到剩余的所述第二间隙壁的顶面上，其中，所述第二凹槽内的所述第三应力外延层的宽度为所述第二宽度，位于所述第二间隙壁顶面以上的所述第三应力外延层具有第三宽度，其中，所述第一宽度小于所述第二宽度，所述第二宽度小于所述第三宽度。2.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成所述第一伪栅极结构和所述第二伪栅极结构之后，形成所述第一应力外延层之前，还包括以下步骤：沉积第一间隙壁材料层，以覆盖所述PMOS区和所述NMOS区；形成图案化的第一光刻胶层，以覆盖所述NMOS区，露出所述PMOS区；以所述图案化的第一光刻胶层为掩膜，蚀刻去除位于所述第一鳍片结构顶面上以及位于所述半导体衬底表面上的部分所述第一间隙壁材料层；回蚀刻去除所述第一伪栅极结构两侧的源/漏区内的部分所述第一鳍片结构以及所述第一鳍片结构上的部分所述第一间隙壁材料层。3.如权利要求1或2所述的制造方法，其特征在于，在形成所述第一应力外延层之后，形成所述第一间隙壁之前，还包括步骤：进行氧化处理，以在所述第一应力外延层暴露的表面上形成第一氧化物层。4.如权利要求2所述的制造方法，其特征在于，形成所述第一间隙壁的方法包括以下步骤：沉积第二间隙壁材料层，以覆盖所述PMOS区和所述NMOS区；形成图案化的第二光刻胶层，以覆盖所述PMOS区暴露所述NMOS区；蚀刻去除所述第二鳍片结构顶面上以及NMOS区内的半导体衬底表面上的所述第一间隙壁材料层和所述第二间隙壁材料层，以在所述第二鳍片结构的侧壁上形成所述第一间隙壁，并露出部分所述第二鳍片结构的顶面。5.如权利要求1所述的制造方法，其特征在于，在所述第一回蚀刻步骤之后，减薄所述第一间隙壁的厚度之前，还包括步骤：对露出的所述第二鳍片结构的表面进行氧化，以形成第二氧化物层，并在减薄所述第二间隙壁的厚度的步骤之后，将所述第二氧化物层进行预清洗去除。6.如权利要求1所述的制造方法，其特征在于，形成所述第二间隙壁的过程包括以下步骤：沉积第三间隙壁材料层，以覆盖所述PMOS区和所述NMOS区；形成图案化的第三光刻胶...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31