现场可编程门阵列多版本配置的芯片及系统技术方案

本实用新型专利技术提供了一种FPGA多版本配置芯片，所述芯片为一个封装体，包括：至少一个存储单元，用于存储FPGA的配码数据文件；控制单元，与存储单元相连接，能够对存储单元进行读取、擦除、写入操作，包括：版本切换通信接口，用于控制单元接收数据、地址和控制信息，当控制单元接收到配码版本的首地址传输后，按照指定的地址、读取相应版本的配码数据并实现FPGA配置；FPGA配置接口，用于控制单元与FPGA的交互，完成FPGA的在线配置功能。本公开为FPGA版本配置提供了更多选择，并且可以在系统不掉电的情况下进行版本切换。

【技术实现步骤摘要】
现场可编程门阵列多版本配置的芯片及系统
本技术涉及可编程逻辑器件配置领域，尤其涉及一种现场可编程门阵列(FieldProgrammableGateArray，简称FPGA)多版本配置的芯片及系统。
技术介绍
FPGA(FieldProgrammableGateArray，现场可编程门阵列)是现代电子系统中非常常用的通用逻辑器件，其功能可以由用户自行定制，在实际应用中，用户可以通过更换不同的配置码流来令FPGA实现各种不同的功能。由于其优异的灵活性和良好的通用性，FPGA在各种电子系统中正在得到越来越广泛的应用。在目前的主流应用中，最常见的是SRAM型FPGA，其配码存储于FPGA芯片内部的SRAM存储器中。SRAM是易失性存储器，FPGA掉电后则配置信息即全部丢失，因此在实际应用中，FPGA常常与相应的配置存储器芯片(也称“配置芯片”)相连接，二者配合使用。每次上电后，FPGA都需要从配置芯片中读取配置信息，以完成自身的初始化。配置芯片用于在上电后向FPGA提供配码数据，在目前的主流应用中，一个配置芯片可以只存储一个码流文件，这时FPGA每次上电后获取的配码都相同，FPGA执行的功能是固定不变的。而存储多个码流文件需要以固定字节为单位进行切分，每个版本的配码可以占用1个或多个8Mbit的数据块，导致存储空间浪费，并且在FPGA正常工作期间，无法再更换配码，必须系统掉电才能切换。
技术实现思路
(一)要解决的技术问题本技术提供了一种FPGA多版本配置芯片、系统，以至少部分解决以上所提出的技术问题。(二)技术方案根据本技术的一个方面，提供了一种FPGA多版本配置芯片，所述芯片为一个封装体，包括：至少一个存储单元，用于存储FPGA的配码数据文件；控制单元，与存储单元相连接，能够对存储单元进行读取、擦除、写入操作，所述控制单元能够获取存储单元中的数据，并且修改存储单元中的数据内容，并对存储单元进行控制，所述控制单元包括：版本切换通信接口，用于在控制单元与外界之间传输数据、地址、控制信息，实现配码数据文件在线切换，其中，外界可以将当前选择的配码版本的首地址传输给控制单元，控制单元会按照指定的地址、读取相应版本的配码数据并完成FPGA配置；FPGA配置接口，用于控制单元与FPGA的交互，包括工作时序信号及控制信号，完成FPGA的在线配置功能。在本公开一些实施例中，所述芯片包括三个存储单元，通过对三个存储单元中的数据进行三模冗余处理，通过投票表决电路对来自三个存储单元的数据进行投票表决，所述投票表决电路的输入分别是三个存储单元的输出。在本公开一些实施例中，所述控制单元的版本切换通信接口为SPI通信接口、UART串口或IIC通信接口。根据本技术的一个方面，提供了一种FPGA多版本配置的系统，采用所述的FPGA多版本配置芯片，系统还包括：版本切换单元，用于控制在线切换FPGA的配码版本，通过所述版本切换单元，在FPGA正常工作期间，可以实时更改FPGA的功能、或者在线切换FPGA的配码版本。在本公开一些实施例中，所述版本切换单元设置在FPGA中或FPGA片外的第三方控制器。在本公开一些实施例中，在采用第三方控制器的情况下，设置一上级控制器连接到FPGA与第三方版本切换单元。(三)有益效果从上述技术方案可以看出，本技术FPGA多版本配置芯片、系统和方法至少具有以下有益效果其中之一：(1)通过将控制单元、存储单元封装于1个封装体之中，其实体外观形态为1颗芯片，这能够减少FPGA系统中的芯片数量，进而降低系统重量、提高系统可靠性；(2)存储单元可以选择使用128Mbit、256Mbit或者更大容量的存储器，能够在不进行多片级联的情况下即能够应用于大规模FPGA的配置；(3)由于存储单元中可以容纳多种配码版本，并且配码的版本数量不受限制，因此在存储单元中可以存储任意多个配码版本，为FPGA版本配置提供了更多选择；(4)由于存储单元中各版本配码的起始地址不受限制，从而各版本的配码在存储单元中可以连续排列，不存在存储空间浪费的问题。附图说明图1为本技术实施例FPGA多版本配置芯片的结构示意图。图2为本技术实施例具有三个存储单元的FPGA多版本配置芯片的结构示意图。图3为本技术实施例具有三个存储单元的FPGA多版本配置芯片的控制单元中投票表决电路的结构示意图。图4为本技术实施例FPGA多版本配置的系统的结构示意图。图5为本技术实施例版本切换单元的一种工作时序示意图。图6为本技术实施例由第三方控制器作为版本切换单元的结构示意图。图7为本技术实施例由上位机指令决定FPGA进行配码版本切换的时机的结构示意图。图8为本技术实施例FPGA多版本配置的方法的流程图。具体实施方式本技术提供了一种现场可编程门阵列多版本配置的芯片、系统和方法。为使本技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本技术进一步详细说明。本技术某些实施例于后方将参照所附附图做更全面性地描述，其中一些但并非全部的实施例将被示出。实际上，本技术的各种实施例可以许多不同形式实现，而不应被解释为限于此数所阐述的实施例；相对地，提供这些实施例使得本技术满足适用的法律要求。在本技术的第一个示例性实施例中，提供了一种FPGA多版本配置芯片。图1为本技术第一实施例FPGA多版本配置芯片的结构示意图。如图1所示，本技术FPGA多版本配置芯片为一个封装体，包括至少一个存储单元、控制单元。以下分别对本实施例FPGA多版本配置芯片的各个组成部分进行详细描述。至少一个存储单元，与控制单元相连接、且受控制单元的控制；存储单元中存储的是FPGA的配码数据文件。在搭建系统时，可以选用容量较大(如128Mbit、256Mbit等)的存储器型号，以提供更多的配码数据存储空间。在存储单元中，可以存储多个版本的FPGA配码，对每个版本的配码的起始地址不作限制。在这多个版本的配码文件中，有一个配码用来作为引导区，其含义是，每次系统上电后，控制单元默认从引导区的首地址开始读取、对FPGA进行配置。待读取完引导区的全部数据后，则FPGA配置完成。在默认情况下，上电后的初始配置，控制单元不会读取存储单元中其他版本的配码文件。控制单元，能够对存储单元进行读取、擦除、写入等操作，通过这些操作，控制单元能够获取存储单元中的数据，也可以修改存储单元中的数据内容。控制单元对外具有JTAG接口、FPGA配置接口、版本切换通信接口。通过JTAG接口，控制单元可以与外部的JTAG上位机进行通信，获得上位机的控制信息及数据，向上位机返回自身工作状态及数据。以控制单元作为桥梁，JTAG上位机可以通过控制单元实现对存储单元的读取、擦除、写入等操作。将FPGA多版本配置芯片用于对FPGA进行配置时，JTAG上位机可以将FPGA工作所需的配码写入至存储单元中。控制单元的版本切换通信接口用于在控制单元与外界之间传输数据、地址、控制信息等，其中，外界可以将当前选择的配码版本的首地址传输给控制单元，控制单元会按照指定的地址、读取相应版本的配码数据并完成FPGA配置。在FPGA每次上电时都默认加载引导区的配码，即上电后FPG本文档来自技高网...

【技术保护点】
一种FPGA多版本配置芯片，所述芯片为一个封装体，包括：至少一个存储单元，用于存储FPGA的配码数据文件；控制单元，与存储单元相连接，能够对存储单元进行读取、擦除、写入操作，并对存储单元进行控制，所述控制单元包括：版本切换通信接口，用于控制单元接收数据、地址和控制信息，当控制单元接收到配码版本的首地址传输后，按照指定的地址、读取相应版本的配码数据并实现FPGA配置；FPGA配置接口，用于控制单元与FPGA的交互实现FPGA的配置，包括工作时序信号接口及控制信号接口。

【技术特征摘要】
1.一种FPGA多版本配置芯片，所述芯片为一个封装体，包括：至少一个存储单元，用于存储FPGA的配码数据文件；控制单元，与存储单元相连接，能够对存储单元进行读取、擦除、写入操作，并对存储单元进行控制，所述控制单元包括：版本切换通信接口，用于控制单元接收数据、地址和控制信息，当控制单元接收到配码版本的首地址传输后，按照指定的地址、读取相应版本的配码数据并实现FPGA配置；FPGA配置接口，用于控制单元与FPGA的交互实现FPGA的配置，包括工作时序信号接口及控制信号接口。2.根据权利要求1所述的芯片，包括三个存储单元，通过对三个存储单元中的数据进行三模冗余处理，通过投票表决电路对来自三个存储单元的数据进行投票表决，所述投票表决电路的输入分别是三个存储单元的输出。3.根据权利要求1所述的芯片，所...

【专利技术属性】
技术研发人员：谢元禄，刘明，张坤，呼红阳，霍长兴，刘璟，毕津顺，王艳，卢年端，
申请(专利权)人：中国科学院微电子研究所，
类型：新型
国别省市：北京,11