一种半导体器件及其制造方法和电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：在第一纳米线和第二纳米线上形成功函数层；在半导体衬底上形成第一金属栅电极层；去除位于第一纳米线上的部分所述功函数层；在从所述第一金属栅电极层中露出的所述第一纳米线的侧壁上形成硬掩膜层；以所述硬掩膜层为掩膜，回蚀刻去除位于第一纳米线上的部分高度的所述功函数层以及部分第一金属栅电极层；在第一金属栅电极层形成第二金属栅电极层，以形成包围部分第一纳米线的第一金属栅极结构，其包括位于所述第一纳米线部分侧壁上的第一厚度的功函数层，以及位于所述第一厚度的功函数层上方的第二厚度的功函数层，所述第一厚度大于所述第二厚度。

A semiconductor device and its manufacturing methods and electronic devices

The present invention provides a semiconductor device, a manufacturing method and an electronic device, which relates to the field of semiconductor technology. The method comprises the following steps: in the first line and the second line shaped nano nano success function layer; forming a first metal gate electrode layer on a semiconductor substrate; removing a portion of the work function layer is located on the first nanometer line; forming a hard mask layer is exposed from the first metal gate electrode layer in the first side of the nanowires on the wall; the hard mask layer as a mask to etch removal in the first part of the nanowire height of the function layer and a portion of the first metal gate electrode layer; forming a second metal gate electrode layer on the first metal gate electrode layer to form a first portion of the first metal gate structure surrounded by nanowires, the including the first thickness at the first part of the nanowires on the side wall of the work function layer, and the thickness of second above the work function at the first layer thickness of the work function of the first layer. The thickness is greater than the second thickness described.

【技术实现步骤摘要】
一种半导体器件及其制造方法和电子装置
本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制造方法和电子装置。
技术介绍
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到22nm或以下时，来自制造和设计方面的挑战已经导致了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能，平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出；同时又更加紧凑，提高了器件的集成度，因此在模拟电路(analogcircuits)和静态存储器(SRSMs)中得到广泛应用。随着CMOS技术的不断发展，无论是平面型MOSFET还是FinFET对短沟道效应的控制越来越困难，进而出现了周围栅极(gateallaround，GAA)晶体管，周围栅极晶体管具有优异的静电控制能力，并可以使栅极长度(Lg)和本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，所述半导体衬底包括第一晶体管区和第二晶体管区，在所述第一晶体管区和第二晶体管区内的半导体衬底上分别形成有第一纳米线和第二纳米线，所述第一纳米线和所述第二纳米线垂直于所述半导体衬底的表面；在所述第一纳米线和所述第二纳米线上形成功函数层，并延伸到所述半导体衬底上；在所述半导体衬底上形成第一金属栅电极层，其中，所述第一金属栅电极层的顶面低于所述第一纳米线和所述第二纳米线的顶面；去除位于第一纳米线上的部分所述功函数层，使所述第一纳米线上剩余的所述功函数层的顶面与所述第一金属栅电极层的顶面齐平；在从所述第一金属栅电极层中露出的所述第一纳...

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，所述半导体衬底包括第一晶体管区和第二晶体管区，在所述第一晶体管区和第二晶体管区内的半导体衬底上分别形成有第一纳米线和第二纳米线，所述第一纳米线和所述第二纳米线垂直于所述半导体衬底的表面；在所述第一纳米线和所述第二纳米线上形成功函数层，并延伸到所述半导体衬底上；在所述半导体衬底上形成第一金属栅电极层，其中，所述第一金属栅电极层的顶面低于所述第一纳米线和所述第二纳米线的顶面；去除位于第一纳米线上的部分所述功函数层，使所述第一纳米线上剩余的所述功函数层的顶面与所述第一金属栅电极层的顶面齐平；在从所述第一金属栅电极层中露出的所述第一纳米线的侧壁上形成硬掩膜层，其中，位于所述第一纳米线侧壁上的所述硬掩膜层的厚度小于所述功函数层的厚度；以所述硬掩膜层为掩膜，回蚀刻去除位于所述第一纳米线上的部分高度的所述功函数层以及所述第一纳米线外侧的部分所述第一金属栅电极层；在所述第一金属栅电极层形成第二金属栅电极层，以形成包围部分所述第一纳米线的第一金属栅极结构，其中，所述第一金属栅极结构包括位于所述第一纳米线部分侧壁上的第一厚度的功函数层，以及位于所述第一厚度的功函数层上方的第二厚度的功函数层，所述第一厚度大于所述第二厚度。2.如权利要求1所述的制造方法，其特征在于，在形成所述功函数层之前，还包括以下步骤：在所述第一纳米线和所述第二纳米线底部分别形成源极；在所述第一纳米线和所述第二纳米线外侧的所述半导体衬底上形成第一隔离层，所述第一隔离层的顶面低于所述第一纳米线和所述第二纳米线的顶面，用于限定所述源极的区域。3.如权利要求1所述的制造方法，其特征在于，形成所述硬掩膜层的步骤包括：在从所述第一金属栅电极层中露出的所述第一纳米线和所述第二纳米线上形成所述硬掩膜层，并延伸到所述第一金属栅电极层的表面上，其中，位于所述第二纳米线侧壁上的所述硬掩膜层形成于所述第二纳米线上的所述功函数层的外侧，并覆盖部分的所述第一金属栅电极层。4.如权利要求3所述的制造方法，其特征在于，在回蚀刻去除位于所述第一纳米线上的部分高度的所述功函数层以及所述第一纳米线外侧的部分所述第一金属栅电极层的步骤中，还包括同时以位于所述第二纳米线侧壁上的所述硬掩膜层为掩膜，回蚀刻去除所述第二纳米线外侧的部分所述第一金属栅电极层的步骤。5.如权利要求1所述的制造方法，其特征在于，形成所述第二金属栅电极层的步骤包括：沉积形成第二金属栅电极层覆盖所述半导体衬底；平坦化所述第二金属栅电极层，停止于所述第一纳米线和所述第二纳米线的顶面上；回蚀刻部分所述第二金属栅电极层，以使所述第一纳米线和所述第二纳米线中预定用于形成漏极的部分从所述第二金属栅电极层中露出，并将所述第二纳米线侧壁上多余的功函数层去除，使所述第二纳米线侧壁上剩余的所述功函数层的顶面与所述第二金属栅电极层的顶面齐平。6.如权利要求1所述的制造方法，其特征在于，去除位于第一纳米线上的部分所述功函数层的步骤包括：形成图案化的第一光刻胶层，以覆盖所述第二晶体管区，暴露所述第一晶体管区；以所述图案化的第一光刻胶层为掩膜，蚀刻去除暴露的位于第一纳米线上的所述功函数层；去除所述图案化的第一光刻胶层。7.如权利要求1所述的制造方法，其特征在于，在形成所述第二金属栅电极层之后，还包括以下步骤：在所述半导体衬底...

【专利技术属性】
技术研发人员：神兆旭，卑多慧，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31