一种MOS型器件及其制造方法技术

本发明专利技术公开了一种MOS型器件及其制造方法，该MOS器件包括外延层，位于外延层上方的台面，位于外延层上方并分布于台面两侧的阱区域，刻蚀阱区域得到槽区域，在所得槽区域内外延生长得到源区域，在台面上方依次生长栅氧化层和栅极，在阱区域上方设置源极，外延层下方设置漏极。该MOS器件仅通过外延工艺和CMP工艺形成阱区域和源区域，而不需要离子注入工艺来进行阱和源区域的制造，可以降低离子注入带来的晶格损伤，可以精准的控制阱区域和源区域的掺杂浓度等，可以使得沟道的长度不再受光刻精度的限制。

【技术实现步骤摘要】
一种MOS型器件及其制造方法
本专利技术涉及一种功率半导体及其制造方法，特别涉及一种MOS型器件及其制造方法。
技术介绍
MOS型器件结构有着栅极控制电路简单、开启时间和关断时间较短等优点，使得MOS型器件极大的利于电路的集成。MOS型器件的阱区域和源极区域通常是由离子注入等工艺来完成的。离子注入需要极大的能量，会对材料的晶格造成损伤。尽管可以通过高温退火等工艺得到一定程度的修复，但是会留下永久性的晶格损伤。另外离子注入工艺的要求相对较高。
技术实现思路
专利技术目的：为了解决离子注入形成阱区域和源极区域对材料晶格造成的损伤，本专利技术提出了一种MOS型器件及其制造方法，该方法不需要离子注入工艺，仅仅用外延和刻蚀等工艺可以制造出MOS型器件的阱区域和源极区域。技术方案：本专利技术所述一种MOS型器件，包括外延层，位于外延层上方的台面，位于外延层上方并分布于台面两侧的阱区域，刻蚀阱区域得到槽区域，在所得槽区域内外延生长得到源区域，在台面上方依次生长栅氧化层和栅极，在阱区域上方设置源极，外延层下方设置漏极。所述阱区域高度与台面高度相同。所述槽区域的深度和宽度均小于阱区域的宽度和深度。所述源区域高度与台面高度相同。所述外延层为第一导电类型；所述阱区域为第二导电类型；所述源极区为第一导电类型。所述第一导电类型为n型，第二导电类型为p型。所述第一导电类型为p型，第二导电类型为n型。上述MOS型器件的制造方法，包含以下步骤：(1)在外延层上刻蚀形成台面；(2)在台面上方外延生长初始阱区域，通过CMP工艺对阱区域进行处理，形成表面光滑的阱区域；(3)对阱区域刻蚀形成槽区域；(4)在步骤(3)中形成的阱区域和槽区域上方外延生长得到初始源区域，CMP工艺对得到的初始源区域进行处理，得到表面光滑的源区域；(5)在台面上方形成栅氧化层和栅电极；(6)随后金属化得到源极和漏极；(7)淀积隔离介质层。步骤(2)中，所述的初始阱区域高度大于台面的高度。步骤(3)中，所述初始源区域高度大于台面高度。有益效果：本专利技术不需要离子注入工艺来进行阱和源极区域的制造，而是仅应用外延和刻蚀等工艺制造所需的阱区域和源极区域，可以降低离子注入带来的晶格损伤，可以精准的控制阱区域和源极区域的掺杂浓度等，可以使得沟道的长度不再受光刻精度的限制。附图说明图1为本专利技术制造的MOSFET器件结构示意图；图2为本专利技术制造的IGBT器件结构示意图；图3为本专利技术制造MOSFET器件的流程示意图；图4为本专利技术制造IGBT器件的流程示意图。具体实施方式实施例1：如图3所示，为制造MOSFET器件的流程。(1)外延生长外延层1，以便能够满足器件的阻断要求，如图3(a)所示；(2)在外延层上刻蚀台面2，如图3(b)所示；(3)在台面上外延生长初始阱区域3，初始阱区域的高度要大于或等于台面的高度；如图3(c)所示；(4)运用CMP工艺得到表面平整光滑的阱区域，经过CMP工艺处理后所得的阱区域的高度与台面高度相同，如图3(d)所示；(5)运用刻蚀等工艺得到槽区域4，如图3(e)所示；(6)外延生长初始源区域5，其厚度要高于槽区域4的深度，且初始源区域的高度要高于台面的高度，如图3(f)所示；(7)运用CMP工艺得到表面平整光滑源区域5，所得的源区域的高度与台面高度相等，如图3(g)所示；(8)通过氧化形成栅氧化层6，然后在栅氧化层淀积多晶硅或者金属，形成栅极7，如图3(h)所示；(9)通过光刻、刻蚀、淀积和离子注入等工艺得到栅结构，如图3(i)所示；(10)金属化得到源极8和漏极9，并形成欧姆接触，如图3(j)所示；(11)淀积隔离介质层，得到MOSFET器件，如图1所示。实例2：如图4所示，为制造IGBT器件的流程。(1)外延生长外延层1，以便能够满足器件的阻断要求，如图4(a)所示；(2)在外延层上刻蚀的台面2，如图4(b)所示；(3)在台面上外延生长初始阱区域3，初始阱区域的高度要大于或等于台面的高度，如图4(c)所示；(4)运用CMP工艺得到平整光滑的阱区域，所得到的阱区域的高度与台面高度相同，如图4(d)所示；(5)运用刻蚀等工艺得到槽区域4，如图4(e)所示；(6)外延生长初始源区域5，其厚度要高于槽区域的深度，且初始源区域的高度要高于台面的高度，如图4(f)所示；(7)运用CMP工艺得到表面平整光滑的源区域5，如图4(g)所示；(8)在所得的源极区域边缘处，刻蚀得到台面，该台面的高度要小于或等于阱区域的深度，如图4(h)所示；(9)在刻蚀得到的台面上外延生长高掺部分阱区域11，厚度要大于或等于刻蚀台面的高度，如图4(i)所示；(10)运用CMP工艺对所得的高掺部分阱区域处理，使得所得的高掺部分阱区域表面平整光滑，所得的高掺部分阱区域高度与台面高度相同，如图4(j)所示；(11)通过氧化形成栅氧化层6，然后在栅氧化层淀积多晶硅或者金属，形成栅极7，如图4(k)所示；(12)通过光刻、刻蚀、淀积和离子注入等工艺得到栅结构，如图4(l)所示；(13)金属化等工艺得到源极8和漏极9，并形成欧姆接触，如图4(m)所示；(14)淀积隔离介质层，得到最终的IGBT器件，结构如图2所示。本专利技术中利用外延和CMP技术，制造阱区域和源区域，降低了离子注入带来的晶格损伤，可以精准的控制阱区域和源极区域的掺杂浓度。本文档来自技高网...

【技术保护点】
一种MOS型器件，其特征在于：包括外延层(1)，位于外延层上方的台面(2)，位于外延层上方并分布于台面两侧的阱区域(3)，刻蚀阱区域得到槽区域(4)，在所得槽区域(4)内外延生长得到源区域(5)，在台面上方依次生长栅氧化层(6)和栅极(7)，在阱区域(3)上方设置源极(8)，外延层下方设置漏极(10)。

【技术特征摘要】
1.一种MOS型器件，其特征在于：包括外延层(1)，位于外延层上方的台面(2)，位于外延层上方并分布于台面两侧的阱区域(3)，刻蚀阱区域得到槽区域(4)，在所得槽区域(4)内外延生长得到源区域(5)，在台面上方依次生长栅氧化层(6)和栅极(7)，在阱区域(3)上方设置源极(8)，外延层下方设置漏极(10)。2.根据权利要求1所述的MOS型器件，其特征在于所述阱区域(3)高度与台面(2)高度相同。3.根据权利要求1所述的MOS型器件，其特征在于所述槽区域(4)的深度和宽度均小于阱区域(3)的宽度和深度。4.根据权利要求1所述的MOS型器件，其特征在于所述源区域(5)高度与台面(2)高度相同。5.根据权利要求1所述的MOS型器件，其特征在于所述外延层(1)为第一导电类型；所述阱区域(3)为第二导电类型；所述源极区(5)为第一导电类型。6.根据权利要求5所述的MOS型器件，其特征在于所述第...

【专利技术属性】
技术研发人员：杨同同，柏松，黄润华，
申请(专利权)人：中国电子科技集团公司第五十五研究所，
类型：发明
国别省市：江苏,32