电容器阵列结构制造技术

本实用新型专利技术提供一种电容器阵列结构，所述半导体衬底上形成有多个在内存数组结构中的焊盘，所述电容器阵列结构包括：下电极层，与所述焊盘接触，所述下电极层的截面形状为侧壁呈波浪状或矩形齿状的U型；电容介质层，覆盖于所述下电极层的内表面及外表面；及上电极层，覆盖于所述电容介质层的外表面。本实用新型专利技术的下电极板、电容介质层及上电极板表面轮廓呈波纹状或矩形齿状，在不增加电容器高度的情况下，可以显着增加电容。

Capacitor array structure

The utility model provides a capacitor array structure, a plurality of the memory array structure of the pad is formed on the semiconductor substrate, including the capacitor array structure: a lower electrode layer, in contact with the pad, the section shape of the lower electrode layer for the side wall in U type wave shape rectangular or dentate; the capacitor dielectric layer, the inner surface and the outer surface is coated on the lower electrode layer; and an upper electrode layer, the outer surface covers the capacitor dielectric layer. The surface outline of the lower electrode plate, the capacitance dielectric layer and the upper electrode plate of the utility model is corrugated or rectangular, and the capacitor can be significantly increased without increasing the height of the capacitor.

【技术实现步骤摘要】
电容器阵列结构
本技术属于半导体器件及制造领域，特别是涉及一种电容器阵列结构。
技术介绍
动态随机存储器(DynamicRandomAccessMemory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。在20nm一下的DRAM制程中，DRAM均采用堆栈式的电容构造，其电容器(Capacitor)是垂直的高深宽比的圆柱体形状。请参阅图1至图6，现有的DRAM的制备方法包括如下步骤：1)提供一半导体衬底11，所述半导体衬底11上形成有多个在内存数组结构中的焊盘111；2)于所述半导体衬底11的上表面形成交替叠置的介质层12及支撑层13，如图1所示；3)于步骤2)得到的结构的上表面形成图形化掩膜层14，如图2所示；4)依据所述图形化掩膜层14刻蚀所述支撑层13及所述介质层12，以在所述支撑层13及所述介质层12内形成电容孔15，所述电容孔15暴露出所述焊盘111，如图3所示；5)于所述电容孔15内形成下电极层16，并去除所述介质层12，如图4所示；6)于所述下电极层16的内表面及外表面形成覆盖所述下电极层16的电容介质层17，如图5所示；及7)于所述电容介质层17的外表面形成覆盖所述电容介质层17的上电极18，如图6所示。然而，在上述工艺中，作为牺牲层的所述介质层12均为单一的氧化硅层，形成的所述电容孔15的侧壁一般为平整的竖直侧壁。为了得到足够的电容，目前需要形成深宽比非常大的电容结构，即需要形成的所述电容孔15的深宽比足够大。但随着所述电容孔15的深宽比增大，对于刻蚀工艺及清洗工艺都会带来很大的挑战。
技术实现思路
鉴于以上所述现有技术的缺点，本技术的目的在于提供一种电容器阵列结构，用于解决现有技术中为了得到足够的电容，需要形成深宽比很大的电容孔而导致的对刻蚀工艺及清洗工艺带来很大的挑战的问题。为实现上述目的及其他相关目的，本技术提供一种电容器阵列结构的制造方法，所述电容器阵列结构的制造方法包括如下步骤：1)提供一半导体衬底，所述半导体衬底上形成有多个在内存数组结构中的焊盘；2)于所述半导体衬底的上表面形成交替叠置的牺牲层及支撑层，其中，所述牺牲层包括交替叠置的第一材料层及第二材料层，所述第一材料层与所述第二材料层在同一刻蚀制程中具有不同的刻蚀速率；3)于步骤2)得到的结构的上表面形成具有开孔的图形化掩膜层，所述图形化掩膜层内的开孔定义出后需要形成的电容孔的位置及形状；4)依据所述图形化掩膜层刻蚀所述支撑层及所述牺牲层，以在所述支撑层及所述牺牲层内形成侧壁呈波纹状或矩形齿状的电容孔，所述电容孔暴露出所述焊盘；5)于所述电容孔内形成下电极层；6)去除所述牺牲层；7)于所述下电极层的内表面及外表面形成覆盖所述下电极层的电容介质层；及8)于所述电容介质层的外表面形成覆盖所述电容介质层的上电极层。优选地，步骤2)中，所述第一材料层为氧化硅层，所述第二材料层为多晶硅层，所述支撑层为氮化硅层。优选地，步骤2)中，所述牺牲层及所述支撑层的总高度1μm～1.5μm；所述第一材料层及所述第二材料层的总层数大于15层。优选地，步骤4)包括如下步骤：4-1)依据所述图形化掩膜层采用干法刻蚀工艺刻蚀所述支撑层及所述牺牲层，以在所述支撑层及所述牺牲层内形成上下贯通的通孔，所述通孔暴露出所述焊盘；4-2)依据所述图形化掩膜层采用湿法刻蚀工艺刻蚀所述通孔的侧壁，以得到侧壁呈波纹状或矩形齿状的所述电容孔。优选地，步骤4-1)与步骤4-2)之间还包括使用DHF(稀氢氟酸)溶液对所述通孔的侧壁进行清洗的步骤，以去除所述多晶硅层表面的氧化硅层。优选地，步骤2)中形成的所述支撑层包括顶支撑层和中介支撑层，且所述顶支撑层为步骤2)中得到的结构的顶层，所述中介支撑层间设于所述牺牲层中而位于所述顶支撑层与所述半导体衬底之间。优选地，步骤6)包括如下步骤：6-1)于位于顶层的所述支撑层内形成第一开口，所述第一开口暴露出两层所述支撑层之间的所述牺牲层；6-2)依据所述第一开口，采用湿法刻蚀工艺去除两层所述支撑层之间的所述牺牲层；6-3)于另一所述支撑层内形成第二开口，所述第二开口暴露出位于所述支撑层与所述半导体衬底之间的所述牺牲层；6-4)依据所述第二开口，采用湿法刻蚀工艺去除位于所述支撑层与所述半导体衬底之间的所述牺牲层。优选地，步骤6-2)与步骤6-3)之间还包括于位于顶层的所述支撑层的上表面沉积支撑层材料的步骤，以将位于顶层的所述支撑层增厚。优选地，步骤6-1)中，一个所述第一开口仅与一个所述电容孔交叠，或者一个所述第一开口同时与多个所述电容孔交叠；步骤6-2)中，一个所述第二开口仅与一个所述电容孔交叠，或者一个所述第一开口同时与多个所述电容孔交叠。优选地，步骤4)中，形成的所述电容孔的最大直径为其最小直径的1.05～1.2倍。本技术还提供一种电容器阵列结构，所述电容器阵列结构设置于半导体衬底上，所述半导体衬底上形成有多个在内存数组结构中的焊盘，所述电容器阵列结构包括：下电极层，与所述焊盘接触，所述下电极层的截面形状为侧壁呈波浪状或矩形齿状的U型；电容介质层，覆盖于所述下电极层的内表面及外表面；及上电极层，覆盖于所述电容介质层的外表面。优选地，所述电容器阵列还包括顶支撑层，位于所述下电极的开口外围，且垂直于所述下电极的U形侧壁延伸方向。优选地，所述电容器阵列还包括中介支撑层，位于所述顶支撑层与所述半导体衬底之间，所述下电极层的最小外径由所述顶支撑层和所述中介支撑层的开孔尺寸界定。优选地，所述下电极层的最大外径为其最小外径的1.05～1.2倍。本技术还提供一种半导体存储器件结构，所述半导体存储器件结构包括如上述任一方案中所述的电容器阵列结构。本技术还提供一种电容器阵列结构，所述电容器阵列结构设置于半导体衬底上，所述半导体衬底上形成有多个在内存数组结构中的焊盘，所述电容器阵列结构包括：下电极层，与所述焊盘接触，所述下电极层的截面形状为U型，所述下电极层的侧壁具有至少一孔径扩大部与若干个连接所述孔径扩大部的垂直孔部；顶支撑层，位于所述下电极层的开口外围，且垂直于所述下电极层的U形侧壁延伸方向，所述垂直孔部至少位于所述顶支撑层与所述孔径扩大部之间，以使所述孔径扩大部的边缘距离所述顶支撑层产生一间隙；电容介质层，覆盖于所述下电极层的内表面及外表面；及上电极层，覆盖于所述电容介质层的外表面。优选地，所述电容器阵列结构还包括中介支撑层，位于所述顶支撑层与所述半导体衬底之间，所述垂直孔部的外径由所述顶支撑层和所述中介支撑层的开孔尺寸界定。优选地，所述孔径扩大部位于所述顶支撑层与所述中介支撑层之间。优选地，所述孔径扩大部位于所述中介支撑层与半导体衬底之间。优选地，所述孔径扩大部的外径为所述垂直孔部的外径1.05～1.2倍。如上所述，本技术的电容器阵列结构，具有以下有益效果：本技术的电容器阵列结构的制造方法通过制备侧壁呈波纹状或矩形齿状的电容孔，可以依据所述电容孔制备出表面轮廓呈波纹状或矩形齿状的下电极板、电容介质层及上电极板，在不增加电容器高度的情况下，即不需要制备非常高深宽比的电容孔的情况下，可以显着增加电容的表面积，从而增加电容。附图说明图1至图6显示为现有技术中制备DRAM的各步骤所本文档来自技高网...

【技术保护点】
一种电容器阵列结构，其特征在于，所述电容器阵列结构设置于半导体衬底上，所述半导体衬底上形成有多个在内存数组结构中的焊盘，所述电容器阵列结构包括：下电极层，与所述焊盘接触，所述下电极层的截面形状为侧壁呈波浪状或矩形齿状的U型；电容介质层，覆盖于所述下电极层的内表面及外表面；及上电极层，覆盖于所述电容介质层的外表面。

【技术特征摘要】
1.一种电容器阵列结构，其特征在于，所述电容器阵列结构设置于半导体衬底上，所述半导体衬底上形成有多个在内存数组结构中的焊盘，所述电容器阵列结构包括：下电极层，与所述焊盘接触，所述下电极层的截面形状为侧壁呈波浪状或矩形齿状的U型；电容介质层，覆盖于所述下电极层的内表面及外表面；及上电极层，覆盖于所述电容介质层的外表面。2.根据权利要求1所述的电容器阵列结构，其特征在于：所述电容器阵列还包括顶支撑层，位于所述下电极层的开口外围，且垂直于所述下电极层的U形侧壁延伸方向。3.根据权利要求2所述的电容器阵列结构，其特征在于：所述电容器阵列还包括中介支撑层，位于所述顶支撑层与所述半导体衬底之间，所述下电极层的最小外径由所述顶支撑层和所述中介支撑层的开孔尺寸界定。4.根据权利要求1、2或3所述的电容器阵列结构，其特征在于：所述下电极层的最大外径为其最小外径的1.05～1.2倍。5.一种半导体存储器件结构，其特征在于，所述半导体存储器件结构包括如权利要求1所述的电容器阵列结构。6.一种电容器阵列结构，其特征在于，所述电容器阵列结构设置于半导体衬底上，所述半导体衬底上形...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：睿力集成电路有限公司，
类型：新型
国别省市：安徽,34