存储器结构制造技术

本发明专利技术公开了一种存储器结构。所述存储器结构包含K条第一控制线、M组第二控制线和存储器单元阵列。K与M为正整数。每一组第二控制线包含至少一第二控制线。所述存储器单元阵列包含M个存储体。所述M个存储体均耦接到所述K条第一控制线，且分别依据M个存储体选取信号而被选取，以通过所述K条第一控制线接收共享的一组第一控制信号。所述M个存储体分别耦接到所述M组第二控制线，以及分别通过所述M组第二控制线接收彼此独立的M组第二控制信号。每一存储体依据相对应的存储体选取信号、所述组第一控制信号以及相对应的一组第二控制信号来进行列选取操作与灵敏放大操作的其中之一。所述存储器结构可实现高带宽存取与高速随机存取的目的。

【技术实现步骤摘要】
存储器结构
本专利技术涉及存储器，特别涉及一种包含有分为多个存储体的存储器单元阵列的存储器结构，其中所述些存储体可依据共享的地址译码器而被彼此独立地存取。
技术介绍
现有的存储体(memorybank)本身具有独立/专属的列选取译码器(columnselectdecoder)(或位开关(bitswitch))及位线灵敏放大控制信号(bitlinesenseamplifiercontrolsignal)以进行数据存取。然而，在将具有多个存储体的现有存储器组件用于进行数据存取的情形下，由于不同的存储体需要各自的列选取译码器及各自的位线灵敏放大控制信号，导致存储器晶粒(memorydie)的面积与成本大幅增加。
技术实现思路
因此，本专利技术公开一种电路结构与锁存型局部驱动电路(latch-typelocaldrivecircuit)，以使各存储器可共享全局地址译码电路(globaladdressdecodercircuit)，从而大幅减小对存储器晶粒面积的影响，实现彼此独立的多组存储体的结构。本专利技术的一实施例公开了一种存储器结构。所述存储器结构包含K条第一控制线、M组第二控制线以及一存储本文档来自技高网...

【技术保护点】
一种存储器结构，其特征在于，包含：K条第一控制线，其中K为正整数；M组第二控制线，其中M为正整数，以及每一组第二控制线包含至少一条第二控制线；以及一存储器单元阵列，包含：M个存储体，其中每一存储体包含排列成多行与多列的多个存储器单元；所述M个存储体均耦接到所述K条第一控制线且分别耦接到所述M组第二控制线；所述M个存储体分别依据M个存储体选取信号而被选取，以通过所述K条第一控制线接收共享的一组第一控制信号；所述M个存储体分别通过所述M组第二控制线接收彼此独立的M组第二控制信号；以及每一存储体依据相对应的一存储体选取信号、所述组第一控制信号以及相对应的一组第二控制信号来驱动所述多列，以进行一列选取...

【技术特征摘要】
2016.09.06 US 62/384,164;2017.01.24 US 15/414,5981.一种存储器结构，其特征在于，包含：K条第一控制线，其中K为正整数；M组第二控制线，其中M为正整数，以及每一组第二控制线包含至少一条第二控制线；以及一存储器单元阵列，包含：M个存储体，其中每一存储体包含排列成多行与多列的多个存储器单元；所述M个存储体均耦接到所述K条第一控制线且分别耦接到所述M组第二控制线；所述M个存储体分别依据M个存储体选取信号而被选取，以通过所述K条第一控制线接收共享的一组第一控制信号；所述M个存储体分别通过所述M组第二控制线接收彼此独立的M组第二控制信号；以及每一存储体依据相对应的一存储体选取信号、所述组第一控制信号以及相对应的一组第二控制信号来驱动所述多列，以进行一列选取操作与一灵敏放大操作的其中之一。2.如权利要求1所述的存储器结构，其特征在于，每一存储体还包含：多条第三控制线，分别对应所述存储体所具有的所述多列来设置；以及一局部驱动电路，耦接到所述K条第一控制线、所述存储体相对应的一组第二控制线以及所述多条第三控制线，其中所述局部驱动电路用以依据所述存储体相对应的一存储体选取信号、所接收的所述组第一控制信号以及相对应的一组第二控制信号来进行所述列选取操作与所述灵敏放大操作的其中之一。3.如权利要求2所述的存储器结构，其特征在于，所述局部驱动电路是一锁存型驱动电路。4.如权利要求2所述的存储器结构，其特征在于，所述局部驱动电路包含一列选取驱动电路；所述M个存储体所接收的共享的所述组第一控制信号是一组第一列选取信号，以及所述M个存储体所分别接收的彼此独立的所述M组第二控制信号是M组第二列选取信号；以及所述列选取驱动电路依据所述存储体相对应的所述存储体选取信号、所接收的所述组第一控制信号以及所述存储体相对应的一组第二列选取信号来驱动所述多条第三控制线，以进行所述列选取操作而选取至少一位线。5.如权利要求4所述的存储器结构，其特征在于，所述列选取驱动电路所耦接的所述组第二控制线包含L条第二控制线，L为正整数，以及所述列选取驱动电路包含有：K组列选取驱动器，其中所述K组列选取驱动器分别耦接到所述K条第一控制线，以及所述K组列选取驱动器之中的一组列选取驱动器包含：L个列选取驱动器，其中所述L个列选取驱动器均耦接到所述组列选取驱动器所耦接的一第一控制线；所述L个列选取驱动器还分别耦接到所述L条第二控制线，以及分别耦接到所述多条第三控制线之中的L条第三控制线。6.如权利要求5所述的存储器结构，其特征在于，所述列选取驱动电路所接收的所述组第一控制信号包含分别通过所述K条第一控制线来传输的K个第一列选取信号；所述列选取驱动电路所接收的所述组第二列选取信号包含分别通过所述L条第二控制线来传输的L个第二列选取信号；以及所述L个列选取驱动器之中的每一列选取驱动器包含：一驱动组件，耦接到所述列选取驱动器所耦接的一第二控制线以及所述列选取驱动器所耦接的一第三控制线，所述驱动组件用以依据一第三控制信号以及所述列选取驱动器所接收的一第二列选取信号来产生一驱动信号到所述列选取驱动器所耦接的所述第三控制线；以及一控制组件，耦接到所述驱动组件、所述列选取驱动器所耦接的一第一控制线以及所述列选取驱动器所耦接的所述第三控制线，所述控制组件用以依据所述列选取驱动电路所接收的所述存储体选取信号、所述驱动信号以及所述列选取驱动器所接收的一第一列选取信号来产生所述第三控制信号。7.如权利要求6所述的存储器结构，其特征在于，所述驱动组件包含：一与门，具有一第一输入端、一第二输入端以及一输出端，其中所述第一输入端耦接到所述第三控制信号、所述第二输入端耦接到所述列选取驱动器所耦接的所述第二控制线，以及所述输出端耦接到所述列选取驱动器所耦接的所述第三控制线。8.如权利要求6所述的存储器结构，其特征在于，所述控制组件包含：一与门，具有一第一输入端、一第二输入端以及一第一输出端，其中所述第一输入端耦接到所述列选取驱动器所耦接的所述第一控制线，以及所述第二输入端耦接到所述存储体选取信号；以及一或门，具有一第三输入端、一第四输入端以及一第二输出端，其中所述第三输入端耦接到所述第一输出端、所述第四输入端耦接到所述列选取驱动器所耦接的所述第三控制线，以及所述第二输出端用以将所述第三控制信号输出至所述驱动组件。9.如权利要求2所述的存储器结构，其特征在于，所述局部驱动电路包含一灵敏放大驱动电路；所述M个存储体之中的每一存储体分为N个存储器区块，N为正整数；以及所述M个存储体之中的每一存储体还包含：K个灵敏放大电路，对应所述存储体的所述N个存储器区块来设置，其中所述K个灵敏放大电路分别通过所述多条第三控制线耦接到所述灵敏放大驱动电路；其中所述M个存储体所接收的共享的所述组第一控制信号是一组区块选取信号；彼此独立的所述M组第二控制信号...

【专利技术属性】
技术研发人员：王明弘，王智彬，丁达刚，
申请(专利权)人：补丁科技股份有限公司，
类型：发明
国别省市：中国台湾,71