半导体装置制造方法及图纸

本发明专利技术的实施方式提供一种能够提高动作可靠性的半导体装置。实施方式的半导体装置具有：用于第1通道的多个第1输入输出电路；多个第1输入输出垫，与多个第1输入输出电路分别对应；用于第1通道的多个第2输入输出电路；多个第2输入输出垫，与多个第2输入输出电路分别对应；及输入电路，配置于多个第1输入输出垫的行与多个第2输入输出垫的行之间，进行将来自多个第1输入输出电路及多个第2输入输出电路的数据向存储器的输入。于存储器中，基于输入的时钟信号的上升及下降，取得从多个第1输入输出垫及多个第2输入输出垫向存储器输入的数据。

Semiconductor device

The method of implementation of the present invention provides a semiconductor device that can improve the reliability of the action. The semiconductor device has a plurality of ways: for first first channel input and output circuit; a plurality of first input output pad, output circuit are respectively corresponding to a plurality of first input; for more than second first channel input and output circuit; a plurality of second input output pad, output circuit are respectively corresponding to a plurality of second input; and the input circuit, configured in a plurality of first input output pad and a plurality of second input output pad, made from a plurality of first input and output circuit and a second input to the memory circuits of input and output data. In memory, based on the rise and fall of the input clock signal, we get data from multiple first input and output pad and multiple second input and output pad to memory.

【技术实现步骤摘要】
半导体装置相关申请本申请案享受将日本专利申请2016-162762号(申请日：2016年8月23日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及半导体装置。
技术介绍
已知有在设置于半导体基板上的接口芯片上，通过硅贯通电极(TSV:Through-SiliconVia:硅穿孔)而积层核心芯片的半导体装置。
技术实现思路
本专利技术的实施方式提供一种能够提高动作可靠性的半导体装置。实施方式的半导体装置具有：用于第1通道的多个第1输入输出电路；多个第1输入输出垫，与多个第1输入输出电路分别对应；用于第1通道的多个第2输入输出电路；多个第2输入输出垫，与多个第2输入输出电路分别对应；及输入电路，配置于多个第1输入输出垫的行与多个第2输入输出垫的行之间，进行来自多个第1输入输出电路及多个第2输入输出电路的数据的向存储器的输入。于存储器中，基于输入的时钟信号的上升及下降而取得从多个第1输入输出垫及多个第2输入输出垫向存储器输入的数据。附图说明图1是本实施方式的存储器系统的框图。图2是表示实施方式的I/F芯片400的构成的图。图3是表示第1实施方式的I/F芯片400的垫Pa的配置构成的图。图4是表示实施方式的I/F芯片400的数据输入(数据写入)侧的配线的图。图5是表示实施方式的I/F芯片400的数据输出(数据读出)侧的配线的图。图6是表示实施方式的I/F芯片400与NAND(NotAnd:与非)型闪存100的安装方法的剖视图。图7(a)～(e)是用来说明读出实施方式的NAND型闪存100时的信号DQS及信号BDQS与数据的关系的图。图8是表示比较例的垫的配置的构成的图。图9是表示第2实施方式的I/F芯片400的垫Pa的配置构成的图。图10是表示第3实施方式的I/F芯片400的垫Pa的配置构成的图。图11是表示第4实施方式的I/F芯片400的垫Pa的配置构成的图。图12是表示第5实施方式的I/F芯片400的垫Pa的配置构成的图。具体实施方式以下，对实施方式参照附图进行说明。1.第1实施态样对第1实施方式的存储器系统进行说明。以下举出具备存储单元二维地排列在半导体基板上的NAND型闪存的存储器系统为例进行说明。在实施方式中，对采用DDR(DoubleDataRate:双倍数据速率)方式的高速的存储器系统进行说明，但并不限定于此。实施方式的存储器系统优选为一般的存储器系统。1.1关于构成以下举出具备二维地排列在半导体基板上的NAND型闪存的存储器系统为例说明存储单元。1.1.1存储器系统的整体构成首先，使用图1对本实施方式的存储器系统的大致整体构成进行说明。图1是本实施方式的存储器系统的框图。如图示这样存储器系统1具备多个NAND型闪存100-0～100-N、接口(I/F)芯片400、及控制器200。另外，在实施方式中，在无需区别NAND型闪存100-0～100-N而说明的情况下，省略连字符而作为“NAND型闪存100”说明。其他的构成要素也同样如此。NAND型闪存100具备多个存储单元，不易失地记忆数据。在本实施方式中，NAND型闪存100具有2个通道(通道0(ch0)及通道1(ch1))。控制器200通过NAND总线，经由I/F芯片400针对每个通道而连接于NAND型闪存100，通过主机总线而连接于主机机器300。且，控制器200经由I/F芯片400而对每个通道控制NAND型闪存100。且，控制器200响应由主机机器300接收的命令，经由I/F芯片400而针对每个通道对NAND型闪存100进行存取。主机机器300例如是数码相机或个人计算机等，主机总线例如是基于SDTM(SecureDigitalMemoryCard:安全数码卡)接口的总线。NAND总线进行基于NAND接口的信号的收发。在实施方式中，如图1所示，控制器200与I/F芯片400之间通过2个通道的NAND接口而连接。另外，此处对针对每个通道设置NAND接口的情况进行表示，但也可使用通道的识别信息等，而使用相同的NAND接口。该信号的具体例是芯片启动信号CEn、地址锁存启动信号ALE、指令锁存启动信号CLE、写入启动信号WEn、读取启动信号REn、输入输出信号I/O及数据选通信号DQS。信号CEn是用来启动NAND型闪存100的信号，以低电平确证(assert)。信号CLE及ALE是将向NAND型闪存100输入的信号分别是指令及地址的消息通知给NAND型闪存100的信号。信号WEn是在从低电平到高电平的转移时序获取指令或地址的信号。信号REn也是以低电平确证，是用来从NAND型闪存100读出输出信号I/O的信号。信号BREn是信号REn的互补信号，是用来从NAND型闪存100读出输出信号I/O的信号。输入输出信号I/O是例如8比特的信号。且输入输出信号I/O是在NAND型闪存100与控制器200之间收发的数据的实体，例如是指令、地址、写入数据、及读出数据等。将信号DQS及信号DQS的互补信号BDQS从发送侧与信号I/O(数据)一起输出。数据接收侧接收已发送的信号DQS及信号BDQS而调整获取数据的时序。1.1.2关于NAND型闪存100的构成接着，对NAND型闪存100的构成进行说明。如图1所示，NAND型闪存100具备存储单元阵列110、行计数器120、驱动电路130、感测放大器140、地址电阻150、指令电阻160、及序列器170。存储单元阵列110具备对应于行及列的多个非易失性的存储单元的集合体即例如4个区块BLK(BLK0～BLK3)。且存储单元阵列110记忆由控制器200赋予的数据。行计数器120选择区块BLK0～BLK3中的任意一个，进而选择已选择的区块BLK的行方向。驱动电路130相对于选择的区块BLK，经由行解码器而供给电压。感测放大器140在读出数据时，感测从存储单元阵列110读出的数据，进行必要的运算。且，将该数据DAT输出至控制器200。在数据的写入时，将从控制器200接收的写入数据DAT传输至存储单元阵列110。地址电阻150保持从控制器200接收的地址ADD。指令电阻160保持从控制器200接收的指令CMD。序列器170基于保持于指令电阻160的指令CMD，控制NAND型闪存100整体的动作。另外，存储单元阵列110也可为在半导体基板的上侧三维地积层着存储单元晶体管的构成。关于这样的构成，例如记载于2009年3月19日提出申请的美国专利申请案12/407,403号“三维积层非易失性半导体存储器”中。且，记载于2009年3月18日提出申请的美国专利申请案12/406,524号“三维积层非易失性半导体存储器”、2010年3月25日提出申请的美国专利申请案12/679,991号“非易失性半岛体记忆装置及其制造方法”、及2009年3月23日提出申请的美国专利申请案12/532,030号“半导体存储器及其制造方法”中。这些专利申请案是以参照的形式将全文引用于本案说明书中。1.1.3关于I/F芯片400的构成图2是表示实施方式的I/F芯片400的构成的图。I/F芯片400针对每个通道而具有I/F电路500。在实施方式中，多个NAND型闪存100-0～100-N中的每一个连接于通本文档来自技高网...

【技术保护点】
一种半导体装置，具有：用于第1通道的多个第1输入输出电路；多个第1输入输出垫，与所述多个第1输入输出电路分别对应；用于所述第1通道的多个第2输入输出电路；多个第2输入输出垫，与所述多个第2输入输出电路分别对应；输入电路，配置于所述多个第1输入输出垫的行与所述多个第2输入输出垫的行之间，且进行来自所述多个第1输入输出电路及所述多个第2输入输出电路的数据的向存储器的输入；且于所述存储器中，基于输入的时钟信号的上升及下降，取得从所述多个第1输入输出垫及所述多个第2输入输出垫向存储器输出的数据。

【技术特征摘要】
2016.08.23 JP 2016-1627621.一种半导体装置，具有：用于第1通道的多个第1输入输出电路；多个第1输入输出垫，与所述多个第1输入输出电路分别对应；用于所述第1通道的多个第2输入输出电路；多个第2输入输出垫，与所述多个第2输入输出电路分别对应；输入电路，配置于所述多个第1输入输出垫的行与所述多个第2输入输出垫的行之间，且进行来自所述多个第1输入输出电路及所述多个第2输入输出电路的数据的向存储器的输入；且于所述存储器中，基于输入的时钟信号的上升及下降，取得从所述多个第1输入输出垫及所述多个第2输入输出垫向存储器输出的数据。2.一种半导体装置，能够与存储器装置之间收发信号，且具备：多个第1输入输出垫，和与所述存储器装置之间的第1通道相关联，且排列为至少一行；多个第2输入输出垫，和所述第1通道相关联，且排列为至少一行；及输入电路，配置于所述多个第1输入输出垫的行与所述多个第2输入输出垫的行之间，且将所述第1及第2输入输出垫所接收的数据向所述存储器装置输入。3.根据权利要求2所述的半导体装置，其中所述多个第1及第2输入输出垫分别设置于用于所述第1通道的多个输入输出电路，且所述多个输入输出电路还具备输出电路，所述输出电路基于从外部接收的允许读出信号而分别输出来自所述存储器装置的数据的一部分。4.根据权利要求2所述的半导体装置，其中于所述存储器装置中，基于输入的时钟信号的上升及下降，取得经由所述多个第1输入输出垫及所述多个第2输入输出垫向所述存储器装置输入的数据。...

【专利技术属性】
技术研发人员：伊东干彦，小柳胜，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP