具有外延生长的源极/漏极区的晶体管中的电阻减小制造技术

公开了用于具有外延生长的硼掺杂硅锗（SiGe:B）S/D区的p‑MOS晶体管中的电阻减小的技术。该技术可以包含在晶体管的硅（Si）沟道区和SiGe:B替换S/D区之间生长一个或多个界面层。所述一个或多个界面层可以包含：单层硼掺杂Si（Si:B）；单层SiGe:B，其中界面层中的Ge含量小于所得到的SiGe:B S/D区中的Ge含量；SiGe:B的渐变层，其中合金中的Ge含量以低百分比（或0%）开始并且增加到更高的百分比；或SiGe:B的多个阶梯层，其中合金中的Ge含量以低百分比（或0%）开始并且在每个阶梯处增加到更高的百分比。（一个或多个）界面层的包含减小了对导通状态电流的电阻。

Resistance in transistors with an epitaxial source / drain zone

For a boron doped silicon germanium epitaxial growth is disclosed (SiGe:B) resistance P MOS transistor in S/D area reduction technology. The technology can be included in the growth of one or more interface layers between the silicon (Si) channel region of the transistor and the SiGe:B replacement S/D zone. The one or more interface layer can contain single boron doped Si (Si:B); single layer SiGe:B, Ge content of Ge content in the interface layer is smaller than that of the SiGe:B S/D in the district; gradient layer SiGe:B, Ge content in the alloy with low percentage (or 0%) and began to increase to a higher percentage; a plurality of ladder layer or SiGe:B, Ge content in the alloy with low percentage (or 0%) and increased to a higher percentage in each of the steps. The inclusion of a (one or more) interface layer reduces the resistance to the current state of the conduction state.

【技术实现步骤摘要】
【国外来华专利技术】具有外延生长的源极/漏极区的晶体管中的电阻减小
本专利技术涉及具有外延生长的源极/漏极区的晶体管中的电阻减小。
技术介绍
衬底上的电路器件的提高的性能和产量，所述电路器件包含晶体管、二极管、电阻器、电容器以及在半导体衬底上形成的其他无源和有源电子器件在内，通常是在那些器件的设计、制造和操作期间考虑的主要因素。例如，在设计和制造或形成金属氧化物半导体（MOS）晶体管半导体器件（诸如在互补金属氧化物半导体（CMOS）器件中使用的那些）期间，常常期望增加n型MOS器件（n-MOS）沟道中的电子（载流子）的运动，以及增加在p型MOS器件（p-MOS）沟道中的带正电荷的空穴（载流子）的运动。典型的CMOS晶体管器件利用硅作为空穴和电子多数载流子MOS沟道二者的沟道材料。除了别的以外，示例器件采用平面式晶体管、鳍式FET和纳米线几何结构。附图说明图1图示根据本公开的各种实施例的形成集成电路的方法。图2A至图2H图示根据本公开的各种实施例的、在执行图1的方法时形成的示例结构。图2I示出根据本公开的实施例的关于图2H中的平面A-A的横截面视图。图3示出根据本公开的实施例的关于图2H中的平面A-A的、用以图示多个界面层和/或渐变界面层的横截面视图。图4A图示根据本公开的实施例的包含具有带鳍的配置的两个晶体管结构的示例集成电路。图4B图示根据本公开的实施例的包含具有纳米线配置的两个晶体管结构的示例集成电路。图4C图示根据本公开实施例的包含如下两个晶体管结构的示例集成电路：一个具有带鳍的配置，并且一个具有纳米线配置。图5A图示常规的p-MOS晶体管器件的能带图示意图。图5B图示根据本公开的实施例形成的p-MOS晶体管器件的能带图示意图。图6图示根据本公开的各种实施例的利用通过使用本文所公开的技术形成的集成电路结构或晶体管器件实现的计算系统。具体实施方式公开了用于具有外延生长的硼掺杂硅锗（SiGe:B）S/D区的p-MOS晶体管中的电阻减小的技术。该技术可以包含在晶体管的硅（Si）沟道区和SiGe:B替换S/D区之间生长一个或多个界面层。所述一个或多个界面层可以包含：单层硼掺杂Si（Si:B）；单层SiGe:B，其中界面层中的Ge含量小于所得到的SiGe:BS/D区中的Ge含量；SiGe:B的渐变层，其中合金中的Ge含量以低百分比（或0%）开始，并且增加到更高的百分比；或者SiGe:B的多个阶梯层，其中合金中的Ge含量以低百分比（或0%）开始，并且在每个阶梯处增加到更高的百分比。在一些情况下，在一个或多个退火工艺期间硼掺杂界面层暴露于热处理的场合，硼可能扩散到周围的层。因此，取决于用于完成（一个或多个）半导体器件的形成的热历史，硼掺杂界面层可以占据比原始沉积的更窄或更宽的区。该技术通过包含（一个或多个）界面层来改进Si沟道和SiGe:BS/D区之间的价带偏移，由此提供用于载流子在导通状态电流期间进行隧穿的改进界面区。例如，界面层能够通过实现至少10%至50%的驱动电流的增加来改进性能。根据本公开，许多变化和配置将是明显的。总体概述当形成晶体管时，外延生长的硼掺杂硅锗（SiGe:B）源极/漏极（S/D）区能够为p-MOS硅（Si）器件提供高应力以增强沟道区中的迁移率。然而，S/D区的这样的替换能够形成异质界面，该异质界面导致Si沟道和SiGeS/D区之间的价带不连续性。价带偏移能够导致导通状态电流中的大幅降级。例如，图5A图示常规的p-MOS晶体管器件的能带图示意图。如能够看到的，对Si沟道区506和SiGeS/D区508示出价带502。由于两种材料之间的能带结构差异，价带偏移出现在Si/SiGe异质界面处。由于作为带正电荷的空穴（载流子）509需要越过所示出的热电子发射势垒504的结果的增加的电阻，这导致导通状态电流中的大幅下降。导通状态电流中的减小是不期望的，因为它导致性能中的降低。用以解决该问题的一种技术利用由于SiGe:B沉积之后的热循环的硼外扩散来提供横跨异质界面势垒的足够掺杂。然而，这样的技术导致进入沟道中的大扩散尾部，其对短沟道效应有负面影响，由此使整体器件性能降级。因此，并且根据本公开的一个或多个实施例，公开了用于具有外延生长的SiGeS/D区的p-MOS晶体管中的电阻减小的技术。在一些实施例中，该技术包含在Si沟道区与SiGe:B替换S/D区之间生长一个或多个界面层。在一些这样的实施例中，所述一个或多个界面层可以包含：单层硼掺杂Si（Si:B）；单层SiGe:B，其中界面层中的Ge含量小于所得到的SiGe:BS/D区中的Ge含量；SiGe:B的渐变层，其中合金中的Ge含量以低百分比（或0%）开始，并且增加到更高的百分比；和/或SiGe:B的多个阶梯层，其中合金中的Ge含量以低百分比（或0%）开始，并且增加到更高的百分比。为了便于描述，SiGe在本文中可以称为Si1-xGex，其中x表示SiGe合金中Ge的百分比（以十进制格式），并且1-x表示SiGe合金中的Si的百分比（以十进制格式）。例如，如果x为0.3，则SiGe合金包括30%的Ge和70%的Si，或者如果x为0，则SiGe合金包括0%的Ge和100%的Si，或者如果x为0.6，则SiGe合金包括60%的Ge和50%的Si，或者如果x为1，则SiGe合金包括100%的Ge和0%的Si。因此，Si在本文中可以称为SiGe（Si1-xGex，其中x是0），并且Ge在本文中可以称为SiGe（Si1-xGex，其中x是1）。如先前描述的，在一些实施例中，Si沟道区与SiGe:B替换S/D区之间的（一个或多个）界面层可以包括单层Si:B。在一些这样的实施例中，取决于最终用途或目标应用，单个Si:B界面层可以具有1nm至10nm的厚度，并且更具体地2nm至5nm的厚度，或者某一其他合适的厚度。在一些实施例中，（一个或多个）界面层可以包括单层硼掺杂硅锗（SiGe:B）。在一些这样的实施例中，取决于最终用途或目标应用，单个Si:B界面层可以具有1nm至10nm的厚度，并且更具体地2nm至5nm的厚度，或者某一其他合适的厚度。此外，在一些这样的实施例中，单个界面层中的Ge含量的百分比可以小于所得到的SiGe:BS/D区中的Ge含量的百分比。例如，如果所得到的SiGe:BS/D区包括30%的Ge，则界面层可以沉积有15%的Ge。因此，如根据本公开将是明显的，在一些实施例中，SiGe:BS/D区中的Ge含量的百分比可以确定在（一个或多个）界面层中使用的Ge含量的百分比。例如，（一个或多个）界面层中的Ge含量的百分比可以被选择为比SiGe:BS/D区中的Ge含量的百分比低10%至25%。如在本文中所使用的，注意，“单层”是指相同材料的连续层，并且可以具有范围从单分子层（monolayer）到纳米范围内（或者更厚，如果如此期望的话）的相对厚的层的任意厚度。进一步注意，例如可以在多个遍次或外延生长循环中沉积这样的单层以便实际上包括共同材料的多个子层，其构成所述共同材料的总的单层。进一步注意，在沉积工艺期间，该单层的一个或多个组分可以从第一浓度渐变到第二浓度。如本文中所使用的，注意“单层”是指相同材料的连续层，并且可以具有范围从单分子层到纳米范围内（或者更厚，如果如此期本文档来自技高网...

【技术保护点】
一种晶体管，包括：由硅（Si）衬底的一部分形成的沟道区；硼掺杂硅锗（SiGe:B）源极/漏极（S/D）区，其中，所述S/D区中的Ge含量的百分比为第一值并且大于0；以及所述沟道区与SiGe:B S/D区之间的一个或多个界面层，其中，所述一个或多个界面层包括SiGe:B，并且所述一个或多个界面层中的Ge含量的百分比为小于所述第一值的第二值并且大于或等于0。

【技术特征摘要】
【国外来华专利技术】1.一种晶体管，包括：由硅（Si）衬底的一部分形成的沟道区；硼掺杂硅锗（SiGe:B）源极/漏极（S/D）区，其中，所述S/D区中的Ge含量的百分比为第一值并且大于0；以及所述沟道区与SiGe:BS/D区之间的一个或多个界面层，其中，所述一个或多个界面层包括SiGe:B，并且所述一个或多个界面层中的Ge含量的百分比为小于所述第一值的第二值并且大于或等于0。2.根据权利要求1所述的晶体管，其中，所述一个或多个界面层包括单层硼掺杂硅（Si:B）。3.根据权利要求2所述的晶体管，其中，所述单层Si:B具有2nm至5nm的在所述沟道区与相应的S/D区之间的厚度。4.根据权利要求1所述的晶体管，其中，所述一个或多个界面层包括SiGe:B的渐变层，使得所述渐变层中的Ge含量的百分比从最靠近所述沟道区的部分到最靠近相应的S/D区的部分增加。5.根据权利要求4所述的晶体管，其中，所述渐变层中的Ge含量的百分比从0%的Ge增加到Ge含量的所述第一值。6.根据权利要求4所述的晶体管，其中，所述渐变层中的Ge含量的百分比从0%的Ge增加到比Ge含量的所述第一值小至少10%的百分比。7.根据权利要求4所述的晶体管，其中，所述渐变层中的Ge含量的百分比从大于0的百分比增加到Ge含量的所述第一值。8.根据权利要求4所述的晶体管，其中，所述渐变层中的Ge含量的百分比从大于0的百分比增加到比Ge含量的所述第一值小至少10%的百分比。9.根据权利要求4所述的晶体管，其中，所述渐变层具有2nm至10nm的在所述沟道区和相应的S/D区之间的厚度。10.根据权利要求1所述的晶体管，其中，所述一个或多个界面层包括多个SiGe:B层，Ge含量的百分比从最靠近所述沟道区的层到最靠近相应的S/D区的层增加。11.根据权利要求1所述的晶体管，其中，所述一个或多个界面层具有基本上保形的生长图案，使得一个或多个界面层的在所述沟道区与相应的S/D区之间的部分的厚度与所述一个或多个界面层的在所述衬底与相应的S/D区之间的部分的厚度基本上相同。12.根据权利要求13所述的晶体管，其中，基本上相同包括在厚度方面在1nm内。13.根据权利要求1所述的晶体管，其中，所述晶体管几何结构包含场效应晶体管（FET）、金属氧化物半导体FET（MOSFET）、隧道FET（TFET）、平面配置、带鳍的配置、鳍式FET配置、三栅极配置、纳米线配置以及纳米带配置中的至少一种。14.一种包括根据权利要求1至13中任一项所述的晶体管的互补金属氧化物半导体（CMOS）器件。...

【专利技术属性】
技术研发人员：R梅汉德鲁，AS墨菲，T加尼，GA格拉斯，K詹布纳坦，ST马，CE韦伯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US