具有竖直漏极到栅极电容耦合的非易失性存储器器件制造技术

竖直制作的非易失性存储器器件在漏极区域与浮栅之间具有电容耦合。一种两端子可编程非易失性器件(200)包括关于衬底竖直设置的浮栅(210)，其中浮栅包括第一侧(213)、第二侧(215)和底部部分(217)。源极区域(240)被耦合到第一端子并且邻近浮栅的第一侧而形成。漏极区域(220)被耦合到第二端子并且邻近浮栅的第二侧而形成。非易失性器件包括耦合源极区域和漏极区域用于编程和擦除操作的沟道(290)。漏极区域被电容地耦合到浮栅。沟道可以被凹陷在衬底中或者衬底的鳍形部分中。栅极绝缘层在源极侧上比在漏极侧上更厚。

【技术实现步骤摘要】
【国外来华专利技术】具有竖直漏极到栅极电容耦合的非易失性存储器器件有关申请本申请与提交于2011年10月28日、标题为"COMMONDOPEDREGIONWITHSEPARATEGATECONTROLFORALOGICCOMPATIBLENONVOLATILEMEMORYCELL"的第13/284,795号美国专利申请有关，该申请将DavidE.Fisch、WilliamC.Plants和MichaelC.Parris命名为专利技术人并且具有代理案号TSRA-02011-350。该申请通过完全引用并且出于所有目的而结合于此。
技术介绍
近来已经引入一次可编程(OTP)和多次可编程(MTP)存储器用于在多种应用中的有益使用，在这些应用中对于数字和模拟设计二者需要定制。这些应用包括数据加密、基准微调、制造标识(ID)、安全ID和许多其它应用。然而并入OTP和MTP存储器通常以一些附加加工步骤为代价。例如，OTP和MTP存储器可以包括在可编程存储器单元阵列上存储数据的闪存器件。通常，这些单元由可以电擦除和再编程的浮栅金属氧化物半导体场效应晶体管(MOSFET)制成。现有技术图1图示非易失性浮栅MOSFET，其被配置为存储电荷以用于不存在功率供应的延长的时间段。示出MOSFET100为平面结构，其中特征被放置于硅晶片或者衬底110的表面上。如图所示，浮栅MOSFET包括p型衬底110、具有n型掺杂物的漏极区域120和具有n型掺杂物的源极区域125。栅极结构被设置于衬底上面并且包括被氧化物层140和160隔离的浮栅150。由于浮栅150被电隔离，所以放置于这一层中的任何电子被捕获并且将在正常条件之下保持被捕获许多年。控制栅极也被沉积于浮栅150之上而氧化层140被插入于它们之间。控制栅极130被电容地耦合到浮栅150并且用来控制MOSFET100的操作。通过在不同组合中在控制栅极、源极区域和漏极区域之间施加各种电压来对MOSFET100进行编程、擦除和读取。对于闪存，这些电压比较高、比如上至和超过12伏特。例如，在MOSFET100被编程时，n型沟道115被形成于漏极区域120与源极区域125之间。在编程期间，电子经过氧化物160被注入并且随后在浮栅150中被捕获。在读取编程的MOSFET100时，电流未流过MOSFET100，该MOSFET指示逻辑0。在另一方面，擦除的MOSFET100没有存在于浮栅150上的电子。这样，在读取擦除的MOSFET100时，电流流过MOSFET100，该MOSFET指示逻辑1。实施许多步骤以在硅晶片上制作一个或者多个MOSFET100。这些包括用于生长MOSFET100的特征的各种沉积、去除、图案化和掩膜化步骤，这些特征包括漏极和源极区域、浮栅氧化物层以及控制栅极氧化物层。对于具有双多晶硅栅极结构的典型闪存单元，它可能需要上至20个掩模化步骤。每个后续掩模化步骤将增加制作成本并且也降低晶体管的质量。这样，对于嵌入式应用，使用向硅芯片的部分上制作的闪存可能对于提供的功能而言成本太高并且可能影响芯片上的所有有源晶体管的质量。已经尝试以通过将控制栅极移向有源存储器晶体管的侧部来平坦化存储器单元。更具体而言，控制栅极包括向侧部构建的n井，该侧部被电容地耦合到存储器器件的浮栅。在一些情况下，n井被耦合到器件的漏极。由于n井被电容地耦合到浮栅，所以向漏极施加的电压也将被部分施加到栅极，从而有效地创建两端子存储器器件。尽管这一结构减少制作嵌入式存储器芯片的成本，因为它无需双多晶硅栅极层，但是缺点是需要芯片的表面上的附加平的实际面积(realestate)以向有源存储器器件的侧部构建控制栅极。随着计算器件日益变得功能方面更复杂，它们的尺度比如在手持器件的情况下也变得更薄和更小。作为结果，在器件内使用的芯片上的平的实际面积弥足珍贵。具有无需用于制作双多晶硅栅极层的附加掩模化步骤的存储器器件而同时减少存储器器件的平面覆盖范围将是有利的。
技术实现思路
本专利技术的实施例提供经过竖直漏极到栅极电容耦合可编程的非易失性存储器器件。例如，描述用于在漏极区域与浮栅之间具有电容耦合的竖直制作的非易失性存储器器件的方法和装置。在一个实施例中，一种两端子可编程非易失性存储器器件包括关于衬底竖直设置的浮栅。浮栅包括第一侧、第二侧和底部部分。源极区域被耦合到第一端子并且邻近浮栅的第一侧而形成。漏极区域被耦合到第二端子并且邻近浮栅的第二侧而形成。非易失性存储器器件包括耦合源极区域和漏极区域用于编程、读取和擦除操作的沟道。漏极区域被电容地耦合到浮栅。在另一实施例中，一种存储器单元阵列也利用竖直漏极到栅极耦合以增强一个或者多个浮栅存储器单元的编程。该阵列包括多个位线，多个位线中的每个位线在第一方向上被定向。存储器阵列也包括多个两端子可编程非易失性器件。器件中的每个器件包括部分嵌入在衬底中的凹陷沟道浮栅。浮栅包括第一侧、第二侧和底部部分。器件也包括耦合到第一端子的源极区域。源极区域邻近浮栅的第一侧而形成。漏极区域耦合到第二端子。漏极区域邻近浮栅的第二侧而形成。漏极区域经由位线接触被电耦合到位线之一。沟道耦合源极区域和漏极区域。更具体而言，漏极区域被电容地耦合到浮栅。在另一实施例中，公开一种用于形成存储器单元阵列的方法。该方法包括提供具有表面的半导体衬底。在阵列中，遍布表面提供和形成多个两端子可编程非易失性器件。在行和列中排列多个器件以形成阵列。提供非易失性器件的多个浮栅。关于衬底的表面竖直设置浮栅中的每个浮栅。更具体而言，浮栅中的每个浮栅包括第一侧、第二侧和底部部分。提供多个源极区域。多个源极区域中的每个源极区域邻近对应浮栅的对应第一侧而形成。也提供多个漏极区域。漏极区域中的每个漏极区域邻近对应浮栅的对应第二侧而形成。每个漏极区域也被电容地耦合到对应浮栅。也提供多个沟道，其中每个沟道耦合对应非易失性器件的对应源极区域和对应漏极区域。本领域普通技术人员将在阅读各种的附图中所示的实施例的以下具体描述之后认识本公开内容的各种实施例的这些和其它目的以及优点。附图说明在本说明书中并入的并且形成本说明书的部分的并且其中相似标号描绘相似要素的附图图示本公开内容的实施例并且与说明书一起用于说明本公开内容的原理。现有技术图1是金属氧化物场效应晶体管(MOSFET)的横截面。图2是根据本公开内容的一个实施例的在漏极区域与浮栅之间具有电容耦合的示例竖直设置的两端子浮栅场效应晶体管(FET)的横截面图。图3是根据本公开内容的一个实施例的如被形成为凹陷沟道阵列晶体管的在漏极区域与浮栅之间具有电容耦合的竖直设置的两端子浮栅FET的横截面图。图4是根据本公开内容的一个实施例的在漏极区域与浮栅之间具有电容耦合的两端子浮栅FET阵列的俯视图。图5是图示根据本公开内容的一个实施例的形成在漏极区域与浮栅之间具有电容耦合的两端子浮栅FET阵列的方法的流程图。图6A是根据本公开内容的一个实施例的在漏极区域与浮栅之间具有电容耦合的两端子浮栅FinFET的放大图，其中传导沟道由形成器件的栅极的薄硅鳍环绕。图6B是根据本公开内容的一个实施例的在漏极区域与浮栅之间具有电容耦合的图6A的两端子浮栅FinFET的透视图。图7是根据本公开内容的一个实施例的电容地耦合到横向定位的n掺杂区域的竖直配置的浮本文档来自技高网...

【技术保护点】
一种两端子可编程非易失性器件，包括：在竖直方向上关于衬底竖直设置的浮栅，其中所述浮栅包括在所述竖直方向上定向的第一侧、与所述第一侧相对并且在所述竖直方向上定向的第二侧和与所述竖直方向近似垂直地定向的底部部分；耦合到第一端子并且邻近所述浮栅的所述第一侧形成的源极区域；耦合到第二端子并且与所述源极区域相对的邻近所述浮栅的所述第二侧形成的漏极区域；以及耦合所述源极区域和漏极区域的沟道；其中所述浮栅横向设置在所述源极区域与所述漏极区域之间；其中所述漏极区域被电容地耦合到所述浮栅，并且其中所述漏极区域与所述浮栅的充分的部分重叠，从而向所述漏极区域的所述第二端子施加的用于所述器件的编程电压能够经过电容耦合被赋予所述浮栅；经由位线接触而耦合到所述漏极区域的位线，其中所述位线接触被电容地耦合到所述浮栅；并且其中所述浮栅还包括顶部部分，其中所述位线被电容地耦合到所述浮栅的所述顶部部分。

【技术特征摘要】
【国外来华专利技术】2011.10.28 US 13/284,7831.一种两端子可编程非易失性器件，包括：在竖直方向上关于衬底竖直设置的浮栅，其中所述浮栅包括在所述竖直方向上定向的第一侧、与所述第一侧相对并且在所述竖直方向上定向的第二侧和与所述竖直方向近似垂直地定向的底部部分；耦合到第一端子并且邻近所述浮栅的所述第一侧形成的源极区域；耦合到第二端子并且与所述源极区域相对的邻近所述浮栅的所述第二侧形成的漏极区域；以及耦合所述源极区域和漏极区域的沟道；其中所述浮栅横向设置在所述源极区域与所述漏极区域之间；其中所述漏极区域被电容地耦合到所述浮栅，并且其中所述漏极区域与所述浮栅的充分的部分重叠，从而向所述漏极区域的所述第二端子施加的用于所述器件的编程电压能够经过电容耦合被赋予所述浮栅；经由位线接触而耦合到所述漏极区域的位线，其中所述位线接触被电容地耦合到所述浮栅；并且其中所述浮栅还包括顶部部分，其中所述位线被电容地耦合到所述浮栅的所述顶部部分。2.根据权利要求1所述的器件，其中所述浮栅包括：部分嵌入在所述衬底中的凹陷沟道浮栅。3.根据权利要求1所述的器件，其中所述浮栅包括：在所述衬底以上的FinFET结构。4.根据权利要求1所述的器件，其中所述浮栅包括：在所述衬底以上并且向所述衬底中部分嵌入的FinFET结构。5.根据权利要求4所述的器件，还包括：在所述浮栅的所述第二侧上设置的并且在所述漏极区域与所述浮栅之间形成的薄氧化物。6.根据权利要求1所述的器件，还包括：在所述浮栅的所述第一侧上设置的间隔物氧化物。7.根据权利要求6所述的器件，其中所述漏极区域在所述竖直方向上比所述源极区域向所述衬底中延伸更远，从而在所述漏极区域与所述浮栅之间的第一重叠大于在所述源极区域与所述浮栅之间的第二重叠。8.根据权利要求1所述的器件，其中在所述漏极区域与所述浮栅之间的电容耦合大于在所述源极区域与所述浮栅之间的电容耦合。9.根据权利要求1所述的器件，其中所述两端子器件包括浮栅n沟道晶体管。10.根据权利要求1所述的器件，其中所述两端子器件包括浮栅p沟道晶体管。11.根据权利要求1所述的器件，还包括竖直设置的电容器，所述电容器包括：电耦合到所述漏极区域的n掺杂区域；电耦合到所述浮栅并且设置在所述n掺杂区域内的浮栅延伸；以及在所述n掺杂区域与所述浮栅延伸之间的薄氧化物层。12.一种存储器单元阵列，包括：在第一方向上定向的多个位线；多个两端子可编程非易失性器件，其中所述器件中的每个器件包括：部分嵌入在衬底中的凹陷沟道浮栅，其中所述浮栅包括在竖直方向上定向的第一侧、与所述第一侧相对并且在所述竖直方向上定向的第二侧和与所述竖直方向近似垂直地定向的底部部分；耦合到第一端子并且邻近所述浮栅的所述第一侧形成的源极区域；耦合到第二端子并且邻近所述浮栅的所述第二侧形成的漏极区域，其中所述漏极区域经由位线接触被电耦合到所述位线之一；以及耦合所述源极区域和漏极区域的沟道，其中所述浮栅横向设置在所述源极区域与所述漏极区域之间；并且其中所述漏极区域被电容地耦合到所述浮栅，并且其中所述漏极区域与所述浮栅的充分的部分重叠，从而向所述漏极区域的所述第二端子施加的用于对应非易失性器件的编程电压能够经过电容耦合被赋予所述浮栅；并且其中在对应非易失性器件中，所述浮栅还包括顶部部分，其中所述位线被电容地耦合到所述浮栅的所述顶部部分。13.根据权利要求12所述的阵列，还包括：在与所述第一方向正交的第二方向上定向的...

【专利技术属性】
技术研发人员：D·E·菲施，M·C·帕里斯，
申请(专利权)人：伊文萨思公司，
类型：发明
国别省市：美国,US