沟槽栅超结器件及其制造方法技术

本发明专利技术公开了一种沟槽栅超结器件，栅沟槽沿长度方向上延伸到过渡区中形成栅端头沟槽；在栅沟槽的侧面的顶部部分形成有栅氧化层、侧面底部和底部表面形成有厚度更厚的第一氧化层；栅端头沟槽的侧面和底部表面也形成有第一氧化层；栅沟槽中填充多晶硅栅和栅端头沟槽中填充栅引出多晶硅相接触且栅端头沟槽中的栅引出多晶硅还向终端保护区一侧延伸直至爬过由场氧层形成的台阶结构并位于场氧层栅的栅引出多晶硅的顶部形成接触孔连接到由正面金属层组成的栅极。本发明专利技术还公开了一种沟槽栅超结器件的制造方法。本发明专利技术通过在栅引出结构区域中形成厚度更厚的第一氧化层，能同时提高栅的可靠性和EAS能力，从而能提高器件的鲁棒性。

Grooved gate hyperjunction devices and their manufacturing methods

The invention discloses a trench gate super junction device, a gate trench along the length direction extends to form a gate end groove in the transition zone; the top side of the gate groove part of the formation of a gate oxide layer, and the bottom side of the bottom surface form a first oxide layer thickness of the end side of the trench gate; and the bottom surface of the first oxide layer is formed; the top level structure filled with contact and gate polysilicon gate leads to the end of the trench gate leads to polysilicon terminal protection zone is extended until the field oxide layer formed over the field oxide layer and located at the gate of the gate trench filling leads polysilicon polysilicon gate and gate terminal the head of the trench to form a contact hole is connected to the gate metal layer is composed of front. The invention also discloses a method for the manufacture of a grooved gate hyperjunction device. By forming the first oxide layer with thicker thickness, the invention can improve the reliability and EAS capability of the gate simultaneously, thereby improving the robustness of the device.

【技术实现步骤摘要】
沟槽栅超结器件及其制造方法
本专利技术涉及半导体集成电路制造领域，特别是涉及一种沟槽栅超结器件；本专利技术还涉及一种沟槽栅超结器件的制造方法。
技术介绍
超结器件如超结MOSFET采用新的耐压层结构，利用一系列的交替排列的半导体P型薄层和N型薄层组成的超结结构来在截止状态下在较低电压下就将P型薄层和N型薄层耗尽,实现电荷相互补偿,从而使P型薄层和N型薄层在高掺杂浓度下能实现高的击穿电压，从而同时获得低导通电阻和高反向击穿电压(BV),即超结MOSFET是利用PN即P型薄层和N型薄层电荷平衡的体内降低表面电场(Resurf)技术来提升器件BV的同时又保持较小的导通电阻。超结器件通常包括电荷流动区、过渡区和终端保护区，电荷流动区也称有源区(Activearea)，电荷流动区设置有超结器件如超结MOSFET的单元结构，器件导通时会形成沟道将超结MOSFET的源漏导通。电荷流动区位于超结器件的中间区域；终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间。根据超结器件的栅极结构不同分为沟槽栅超结器件和平面栅超结器件，其中沟槽栅超结器件的栅极结构的多晶硅栅形成于沟槽中，另外栅极对应的沟槽为栅沟槽，在栅沟槽的侧面则形成有较薄的栅氧化层。栅沟槽的深度需要大于由P阱组成的沟道区的深度。随着器件的尺寸缩小，栅沟槽的宽度一般较小以及栅氧化层的厚度较薄，一般不直接从沟槽栅的顶部形成接触孔将多晶硅栅连接到由正面金属层组成的栅极；而是在位于电荷流动区的周侧的过渡区的半导体衬底表面形成和栅沟槽中的多晶硅栅接触连接的栅引出多晶硅，通过在栅引出多晶硅表面形成接触孔连接到栅极。在过渡区中往往形成有一个由形成于过渡区和终端保护区中的场氧组成的台阶结构，栅引出多晶硅需要爬过台阶结构并在台阶结构的外侧形成连接到栅极的接触孔。如图1所示，是现有沟槽栅超结器件的结构示意图；图1中没有详细显示电荷流动区中的各器件单元的结构图，仅显示在过渡区附近的结构示意图，在半导体衬底101的表面形成有超结结构，通常在半导体衬底101的表面还形成有N型外延层，超结结构形成于N型外延层中。在过渡区中形成有P型环102，P型环102会覆盖一个以上的P型柱，图1中是沿超结结构的长度方向的剖面，故不显示P型柱和N型柱交替排列的结构。电荷流动区中的沟槽栅由形成于栅沟槽中的多晶硅栅105和多晶硅栅105和栅沟槽之间的栅氧化层104组成。栅引出多晶硅105a位于半导体衬底101即形成有超结结构的半导体衬底101的表面，栅引出多晶硅105a会和多晶硅栅105相连并延伸到位于终端保护区中的场氧层103表面。层间膜106覆盖在半导体衬底101的正面，接触孔107穿过层间膜106并分别和顶部的由正面金属层108形成的源极和栅极连接，图1仅显示了和栅极连接的接触孔107。源极对应的接触孔位于电荷流动区中的源区的顶部。栅极对应的接触孔107位于延伸到场氧层103表面的栅引出多晶硅105a的顶部。可以看出，栅引出多晶硅105a在和多晶硅栅105的连接处以及爬过场氧层103形成的台阶结构处都具有多晶硅台阶结构，再加上栅引出多晶硅105a的底部也是采用较薄的栅氧化层和底部的外延层隔离，这样，在栅引出多晶硅105a的和位于栅沟槽中的多晶硅栅105相连接的位置处以及在场氧层103的台阶结构的位置处都存在薄弱点(weakpoint)。图2是图1所示结构的照片，薄弱点具体位置如图2中的虚线圈201、202和203所示.经过长时间的工作压力(Stress)后，这些薄弱点容易实现，从而会导致栅的鲁棒性降低。如图3所示，是图2中虚线圈201位置处的栅薄弱点失效照片；经过场时间工作压力，虚线圈201在爬坡处的栅氧化层断裂。另外，除了上面所述的栅引出结构中的薄弱点位置处容易产生栅氧断裂而失效外，在超结器件应用时，单次脉冲雪崩击穿能量(EAS)能力作为器件的鲁棒性(robust)的关键性能之一也非常重要，EAS能力差的器件，往往容易在使用中失效，严重时甚至产生炸机现象。所以EAS能力的提升，对于提升超结器件的耐用性甚为关键。EAS能力的改善，关键在于延缓寄生三极管的导通，寄生三极管为超结器件如超结MOSFET器件的N+区组成的源区、P阱组成的沟道区和N型柱组成的漂移区以及N+区组成的漏区形成三极管，沟道区作为基区，当基区电流较大时寄生三极管就会导通。由于寄生三极管的基区电流较大时寄生三极管就会导通，从而降低EAS能力，所以为了改善器件的EAS能力，通常需要引导雪崩电流路径远离寄生三极管的基区，从而能减少寄生三极管的基区电流；另外，现有超结器件非常容易在终端转角处或者终端附近最先发生EAS烧毁，对于提升整体EAS能力是一个较大的瓶颈。如图4所示，是图1所示现有沟槽栅超结器件的发生EAS烧毁的照片；虚线圈204所示位置即为发生EAS烧毁的位置，该位置位于靠近栅极的焊盘204附近的所述电荷流动区中，焊盘204由正面金属层组成，通常图1中的栅极的金属线会环绕形成于电荷流动区中的由正面金属层组成的源极，栅极的金属线会在焊盘204的位置处形成于有利于和外界相连的面积较大的焊盘204。图4中所述的EAS烧毁的发生是由于现有沟槽栅超结器件的栅引出多晶硅在反偏是容易收集空穴，从而会形成较大的基极电流，从而使寄生三极管导通并发生EAS烧毁。
技术实现思路
本专利技术所要解决的技术问题是提供一种沟槽栅超结器件，能同时提高栅的可靠性和改善EAS能力，从而提高器件的鲁棒性。为此，本专利技术还提供一种沟槽栅超结器件的制造方法。为解决上述技术问题，本专利技术提供的沟槽栅超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间。超结结构由多个N型柱和P型柱交替排列组成，沟槽栅超结器件包括沟槽栅和由P阱组成的沟道区，所述N型柱在所述沟槽栅超结器件导通时作为漂移区，由N+区组成的源区形成于所述沟道区的表面。所述沟槽栅形成于所述电荷流动区中，所述沟槽栅包括栅沟槽，在沿所述栅沟槽的长度方向上所述栅沟槽还延伸到所述过渡区中形成栅端头沟槽。在所述栅沟槽的侧面的顶部部分形成有栅氧化层，所述栅氧化层沿侧面的深度大于所述沟道区的深度；在所述栅沟槽的位于所述栅氧化层底部的侧面和底部表面形成有第一氧化层；所述第一氧化层的厚度大于所述栅氧化层的厚度，在所述栅沟槽中填充有由多晶硅组成的多晶硅栅。在所述栅端头沟槽的侧面和底部表面形成有第一氧化层，在所述栅端头沟槽中填充有由多晶硅组成的栅引出多晶硅。在所述终端保护区中形成场氧层，所述场氧层在所述过渡区和所述终端保护区的交界面附近形成一个台阶结构。所述栅端头沟槽中的所述第一氧化层还向所述终端保护区的方向延伸到所述栅端头沟槽外侧直至在所述台阶结构处和所述场氧层相接；所述栅端头沟槽中的所述栅引出多晶硅还向所述终端保护区的方向延伸到所述栅端头沟槽外侧直至爬过所述台阶结构并位于所述场氧层表面。在延伸到所述场氧层表面的所述栅引出多晶硅的顶部形成有接触孔并通过该接触孔连接到由正面金属层组成的栅极。由所述栅引出多晶硅和所述栅引出多晶硅顶部接触孔形成栅引出结构，通过设置厚度大于所述栅氧化层的所述第一氧化层提高所述栅引出结构的可靠性从而提高器件的鲁棒性，同时降低器件反本文档来自技高网...

【技术保护点】
一种沟槽栅超结器件，其特征在于：沟槽栅超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间；超结结构由多个N型柱和P型柱交替排列组成，沟槽栅超结器件包括沟槽栅和由P阱组成的沟道区，所述N型柱在所述沟槽栅超结器件导通时作为漂移区，由N+区组成的源区形成于所述沟道区的表面；所述沟槽栅形成于所述电荷流动区中，所述沟槽栅包括栅沟槽，在沿所述栅沟槽的长度方向上所述栅沟槽还延伸到所述过渡区中形成栅端头沟槽；在所述栅沟槽的侧面的顶部部分形成有栅氧化层，所述栅氧化层沿侧面的深度大于所述沟道区的深度；在所述栅沟槽的位于所述栅氧化层底部的侧面和底部表面形成有第一氧化层；所述第一氧化层的厚度大于所述栅氧化层的厚度，在所述栅沟槽中填充有由多晶硅组成的多晶硅栅；在所述栅端头沟槽的侧面和底部表面形成有第一氧化层，在所述栅端头沟槽中填充有由多晶硅组成的栅引出多晶硅；在所述终端保护区中形成场氧层，所述场氧层在所述过渡区和所述终端保护区的交界面附近形成一个台阶结构；所述栅端头沟槽中的所述第一氧化层还向所述终端保护区的方向延伸到所述栅端头沟槽外侧直至在所述台阶结构处和所述场氧层相接；所述栅端头沟槽中的所述栅引出多晶硅还向所述终端保护区的方向延伸到所述栅端头沟槽外侧直至爬过所述台阶结构并位于所述场氧层表面；在延伸到所述场氧层表面的所述栅引出多晶硅的顶部形成有接触孔并通过该接触孔连接到由正面金属层组成的栅极；由所述栅引出多晶硅和所述栅引出多晶硅顶部接触孔形成栅引出结构，通过设置厚度大于所述栅氧化层的所述第一氧化层提高所述栅引出结构的可靠性从而提高器件的鲁棒性，同时降低器件反偏时所述栅引出多晶硅对所述过渡区中空穴收集从而提高器件的EAS能力。...

【技术特征摘要】
1.一种沟槽栅超结器件，其特征在于：沟槽栅超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间；超结结构由多个N型柱和P型柱交替排列组成，沟槽栅超结器件包括沟槽栅和由P阱组成的沟道区，所述N型柱在所述沟槽栅超结器件导通时作为漂移区，由N+区组成的源区形成于所述沟道区的表面；所述沟槽栅形成于所述电荷流动区中，所述沟槽栅包括栅沟槽，在沿所述栅沟槽的长度方向上所述栅沟槽还延伸到所述过渡区中形成栅端头沟槽；在所述栅沟槽的侧面的顶部部分形成有栅氧化层，所述栅氧化层沿侧面的深度大于所述沟道区的深度；在所述栅沟槽的位于所述栅氧化层底部的侧面和底部表面形成有第一氧化层；所述第一氧化层的厚度大于所述栅氧化层的厚度，在所述栅沟槽中填充有由多晶硅组成的多晶硅栅；在所述栅端头沟槽的侧面和底部表面形成有第一氧化层，在所述栅端头沟槽中填充有由多晶硅组成的栅引出多晶硅；在所述终端保护区中形成场氧层，所述场氧层在所述过渡区和所述终端保护区的交界面附近形成一个台阶结构；所述栅端头沟槽中的所述第一氧化层还向所述终端保护区的方向延伸到所述栅端头沟槽外侧直至在所述台阶结构处和所述场氧层相接；所述栅端头沟槽中的所述栅引出多晶硅还向所述终端保护区的方向延伸到所述栅端头沟槽外侧直至爬过所述台阶结构并位于所述场氧层表面；在延伸到所述场氧层表面的所述栅引出多晶硅的顶部形成有接触孔并通过该接触孔连接到由正面金属层组成的栅极；由所述栅引出多晶硅和所述栅引出多晶硅顶部接触孔形成栅引出结构，通过设置厚度大于所述栅氧化层的所述第一氧化层提高所述栅引出结构的可靠性从而提高器件的鲁棒性，同时降低器件反偏时所述栅引出多晶硅对所述过渡区中空穴收集从而提高器件的EAS能力。2.如权利要求1所述的沟槽栅超结器件，其特征在于：所述超结结构形成于N型外延层中，所述N型外延层形成于半导体衬底表面，在所述N型外延层中形成有多个超结沟槽，所述P型柱由填充于所述超结沟槽中的P型半导体层组成。3.如权利要求2所述的沟槽栅超结器件，其特征在于：所述P型半导体层为P型外延层。4.如权利要求2或3所述的沟槽栅超结器件，其特征在于：所述半导体衬底为硅衬底，所述N型外延层为N型硅外延层，所述P型半导体层为P型硅层。5.如权利要求1或2所述的沟槽栅超结器件，其特征在于：漏区由形成于所述超结结构背面的N+区组成，在所述漏区背面形成有由背面金属层组成的漏极。6.如权利要求1所述的沟槽栅超结器件，其特征在于：在所述过渡区中形成有P型环，所述P型环和最外侧的沟槽栅超结器件单元相邻，所述P型环覆盖一个以上的所述超结单元。7.如权利要求1所述的沟槽栅超结器件，其特征在于：所述源区的顶部形成有接触孔并通过该接触孔连接到由正面金属层组成的源极。8.一种沟槽栅超结器件的制造方法，其特征在于，沟槽栅超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间；包括如下步骤：步骤一、形成由多个N型柱和P型柱交替排列组成的超结结构；...

【专利技术属性】
技术研发人员：李昊，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31