时钟抖动测量电路和方法及包括该电路的半导体装置制造方法及图纸

本申请公开了用于测量时钟抖动的电路和测量时钟抖动的方法和包括用于测量时钟抖动的电路的种半导体装置。所述用于测量时钟抖动的电路包括：内部信号发生器，其构造为产生分别与输入时钟信号同步的内部时钟信号和单脉冲信号；彼此串联连接的多个延迟单元，其构造为产生各自的延迟后时钟信号；多个锁存电路，其构造为与各个延迟后时钟信号同步地锁存单脉冲信号，并且输出各个采样信号；以及计数子电路，其构造为输出通过对所述各个采样信号的有效采样信号的数量进行计数而产生的计数值。

Clock jitter measurement circuit and method and semiconductor device including the circuit

The present application discloses a circuit for measuring clock jitter and a method for measuring clock jitter and a semiconductor device including a circuit for measuring clock jitter. The circuit for measuring clock jitter includes an internal signal generator, the structure of the internal clock signal to generate respectively with the input clock signal synchronization and single pulse signal; a plurality of delay elements are connected in series, configured to produce respective delay clock signal; a plurality of latch circuit configured with each the delayed clock signal synchronization lock deposit pulse signal, and the output of each sampling signal; and the counter sub circuit, count configured to output through the effective number of the sampling signal for the various counts generated.

【技术实现步骤摘要】
时钟抖动测量电路和方法及包括该电路的半导体装置相关申请的交叉引用本申请要求于2016年7月8日在韩国知识产权局提交的韩国专利申请第10-2016-0087117号的优先权，其公开内容以引用方式全文合并于此。
本公开涉及时钟信号的抖动，更具体地，涉及一种用于测量时钟信号的抖动的电路和测量时钟信号的抖动的方法。
技术介绍
数字电路可按照与时钟信号同步的方式工作。例如，数字电路可包括多个触发器(flip-flop)，并且每个触发器可响应于时钟信号的边沿而工作。另外，数字电路中包括的与时钟信号同步地工作的各个功能块可具有不同的工作频率，因此，可生成具有不同频率的多个时钟信号。时钟信号可具有抖动，并且由于在考虑时钟信号抖动的情况下进行设计，因此功能块的性能会受到时钟信号抖动的限制。时钟信号的抖动可由于半导体制造工艺的变化而在各个晶片(或者，各个芯片)之间是不同的，可依赖于数字电路的温度或施加至该数字电路的电压而变化，并且可取决于生成该时钟信号的锁相环(PLL)的性能。
技术实现思路
本公开提供了一种时钟抖动测量电路以及包括该时钟抖动测量电路的半导体装置。本公开还提供了一种测量时钟抖动的方法。根据本专利技术构思的一个方面，提供了一种用于测量时钟抖动的电路，所述电路包括：内部信号发生器，其构造为产生分别与输入时钟信号同步的内部时钟信号和单脉冲信号；彼此串联连接且构造为产生各自的延迟后时钟信号的多个延迟单元，其中，所述内部时钟信号依次穿过所述多个延迟单元；多个锁存电路，其构造为与各个延迟后时钟信号同步地锁存所述单脉冲信号，并且输出各个采样信号；以及计数子电路，其构造为输出通过对所述各个采样信号当中的有效采样信号的数量进行计数而产生的计数值。根据本专利技术构思的另一方面，提供了一种半导体装置，包括：包括一个或多个电路的功能块，其构造为接收输入时钟信号并与所述输入时钟信号同步地工作；时钟抖动测量电路，其构造为基于通过与多个延迟后时钟信号同步地锁存单脉冲信号而获得的采样信号来测量所述输入时钟信号的抖动，所述多个延迟后时钟信号是通过将所述输入时钟信号延迟而产生的，其中所述单脉冲信号与所述输入时钟信号同步；以及性能控制电路，其构造为基于所测量的抖动来调整功能块的一个或多个电路的性能。根据本专利技术构思的另一方面，提供了一种测量时钟抖动的方法，所述方法包括步骤：产生与输入时钟信号同步的内部时钟信号并且通过将所述内部时钟信号延迟来产生多个延迟后时钟信号；产生与所述输入时钟信号同步的单脉冲信号；输出包括有效采样信号和无效采样信号的采样信号，该步骤包括通过在所述单脉冲信号的有效脉宽期间与所述多个延迟后时钟信号同步地锁存所述单脉冲信号来输出所述有效采样信号；以及对所述采样信号当中的有效采样信号的数量进行计数。根据本专利技术构思的又一方面，提供一种半导体装置，包括：时钟发生器，其构造为产生与外部时钟信号同步的输入时钟信号；内部信号发生器，其构造为与所述输入时钟信号同步地产生内部时钟信号，并且在所述输入时钟信号的每一组n个时钟周期产生在1个至(n-1)个时钟周期期间具有有效时间段的脉冲信号，n等于或大于3；彼此串联连接的多个单位单元，其构造为基于所述脉冲信号和通过依次延迟所述输入时钟信号而产生的多个延迟后时钟信号来产生所述采样信号；以及计数电路，其构造为基于计数值来输出抖动信息信号，通过在所述脉冲信号的有效时间段期间对所述采样信号当中有效采样信号的数量进行计数来产生所述计数值。所述时钟发生器构造为基于抖动信息信号调整所述输入时钟信号。附图说明通过以下参考附图的详细说明，将更加清晰地理解本专利技术构思的示例实施例，其中：图1是根据示例实施例的时钟抖动测量电路的框图；图2是根据示例实施例的图1的输入时钟信号和单脉冲信号的时序图；图3是根据示例实施例的图1的延迟块的框图；图4是根据示例实施例的作为图1的延迟块的输出信号的延迟后时钟信号的时序图；图5是根据示例实施例的图1的锁存块的框图；图6是根据示例实施例的作为图1的锁存块的输出信号的多个采样信号的时序图；图7是根据示例实施例的作为图1的内部信号发生器的示例的内部信号发生器的框图；图8A和图8B是根据示例实施例的图7的内部信号发生器的输出信号的时序图；图9是根据示例实施例的作为图1的内部信号发生器的示例的内部信号发生器的框图；图10是根据示例实施例的图9的内部信号发生器的输出信号的时序图；图11是根据示例实施例的作为图1的内部信号发生器的示例的内部信号发生器的框图；图12是根据示例实施例的对图11的内部信号发生器的输出信号进行接收的锁存块的框图；图13是根据示例实施例的图11的内部信号发生器和图12的锁存块的输出信号的时序图；图14A和图14B是根据示例实施例的作为图1的计数子电路的示例的计数子电路的框图；图15A和图15B是根据示例实施例的示出图14A和图14B的计数子电路的操作的时序图；图16A和图16B是根据示例实施例的时钟抖动测量电路的框图；图17A和图17B是根据示例实施例的其中每一个都包括时钟抖动测量电路的半导体装置的框图；以及图18和图19是示出根据示例实施例的测量时钟抖动的方法的流程图。具体实施方式图1是根据示例实施例的时钟抖动测量电路100的框图，图2是根据示例实施例的图1的输入时钟信号CK_IN和单脉冲信号SP的时序图。可从诸如锁相环(PLL)、延迟锁定环(DLL)和振荡器的时钟发生器产生输入时钟信号CK_IN。时钟抖动测量电路100可通过半导体工艺制造并且可包括在半导体装置中。如图1所示，时钟抖动测量电路100可接收输入时钟信号CK_IN并且测量输入时钟信号CK_IN的抖动。参照图2，尽管将输入时钟信号CK_IN产生为具有周期“T”，但是接收输入时钟信号CK_IN的功能块可经历由于各种因素而发生的输入时钟信号CK_IN的周期“T”的偏差。包括在半导体装置中的功能块可包括用以操作该半导体装置的一个或多个电路。如图2所示，当将输入时钟信号CK_IN的各上升沿重叠时，之后的输入时钟信号CK_IN的上升沿出现的区域可表示输入时钟信号CK_IN的抖动。输入时钟信号CK_IN的抖动会限制与输入时钟信号CK_IN同步地工作的功能块的性能。例如，接收输入时钟信号CK_IN的功能块的关键路径的延迟时间必须满足比周期“T”更短的“T_min”或更小。输入时钟信号CK_IN的抖动可由于各种因素而变化。例如，输入时钟信号CK_IN可由于工艺、电压和温度(PVT)变化而变化。换言之，尽管完全相同地设计和制造数字电路，但是由于半导体制造工艺中的变化，输入时钟信号CK_IN的抖动在各个晶片(或者，各个芯片)之间可以是不同的，并且可由于数字电路的温度和/或施加至该数字电路的电压而增大或减小。设计者会在设计功能块时考虑到输入时钟信号CK_IN的抖动的变化而给输入时钟信号CK_IN分配高裕度，因此功能块的性能会进一步受限。参照图1，根据本示例实施例的时钟抖动测量电路100可通过准确地测量输入时钟信号CK_IN的周期T从而测量输入时钟信号CK_IN的抖动，来优化功能块的性能和包括该功能块的数字电路的性能。而且，如下所述，时钟抖动测量电路100可以数字方式合成，这是因为时钟抖动测量电路100不包括诸如放大器的模拟电路。换言之本文档来自技高网...

【技术保护点】
一种用于测量时钟抖动的电路，所述电路包括：内部信号发生器，其构造为产生分别与输入时钟信号同步的内部时钟信号和单脉冲信号；多个延迟单元，其彼此串联连接且构造为产生各自的延迟后时钟信号，其中，所述内部时钟信号依次穿过所述多个延迟单元；多个锁存电路，其构造为与各个延迟后时钟信号同步地锁存所述单脉冲信号，并且输出各个采样信号；以及计数子电路，其构造为输出通过对所述各个采样信号当中的有效采样信号的数量进行计数而产生的计数值。

【技术特征摘要】
2016.07.08 KR 10-2016-00871171.一种用于测量时钟抖动的电路，所述电路包括：内部信号发生器，其构造为产生分别与输入时钟信号同步的内部时钟信号和单脉冲信号；多个延迟单元，其彼此串联连接且构造为产生各自的延迟后时钟信号，其中，所述内部时钟信号依次穿过所述多个延迟单元；多个锁存电路，其构造为与各个延迟后时钟信号同步地锁存所述单脉冲信号，并且输出各个采样信号；以及计数子电路，其构造为输出通过对所述各个采样信号当中的有效采样信号的数量进行计数而产生的计数值。2.根据权利要求1所述的电路，其中，内部信号发生器包括构造为产生所述单脉冲信号的周期信号发生器，并且所述单脉冲信号具有与所述输入时钟信号的周期成比例的有效脉宽，其中，所述有效采样信号的计数数量与所述输入时钟信号的周期成比例。3.根据权利要求2所述的电路，还包括：第一寄存器和第二寄存器；以及第一比较器和第二比较器，其构造为将所述计数值分别与存储在第一寄存器和第二寄存器中的值进行比较，其中，第一寄存器基于第一比较器的输出信号进行更新，并且存储用于表示在预定时间段期间由计数子电路进行计数的有效采样信号的最高数量的最大值，并且第二寄存器基于第二比较器的输出信号进行更新，并且存储用于表示在所述预定时间段期间由计数子电路进行计数的有效采样信号的最低数量的最小值，并且其中，最大值与最小值之差与所述输入时钟信号的抖动成比例。4.根据权利要求1所述的电路，其中，内部信号发生器包括构造为产生所述单脉冲信号的占空比信号发生器，并且所述单脉冲信号具有与所述输入时钟信号的正脉宽或负脉宽成比例的有效脉宽，其中，所述有效采样信号的计数数量与延迟单元的数量之比与所述输入时钟信号的占空比成比例。5.根据权利要求1所述的电路，其中，内部信号发生器包括时钟分频器，其构造为通过对所述输入时钟信号进行分频而产生所述内部时钟信号。6.根据权利要求1所述的电路，其中，所述多个锁存电路中的每一个包括触发器，其中，所述触发器包括：向其输入所述延迟后时钟信号之一的时钟端；向其输入所述单脉冲信号的数据端；以及输出所述采样信号之一的输出端。7.根据权利要求1所述的电路，其中，所述多个锁存电路构造为接收用于将所述采样信号设为无效状态的复位信号，并且其中，内部信号发生器还产生所述复位信号，其中，所述复位信号在所述单脉冲信号转换至有效状态之前从有效状态转换至无效状态。8.根据权利要求1所述的电路，其中，内部信号发生器包括构造为产生屏蔽信号的屏蔽信号发生器，其中，所述屏蔽信号在所述单脉冲信号从无效状态转换至有效状态之前从有效状态转换至无效状态，并且所述屏蔽信号在所述单脉冲信号从有效状态转换至无效状态之后从无效状态转换至有效状态，并且其中，所述多个锁存电路以与所述延迟后时钟信号当中未被屏蔽信号屏蔽的一部分延迟后时钟信号同步的方式锁存所述单脉冲信号。9.根据权利要求1所述的电路，其中，计数子电路构造为在所述内部时钟信号的多个连续周期期间与所述内部时钟信号同步地对所述有效采样信号进行计数。10.根据权利要求1所述的电路，其中，延迟单元的数量为2N且锁存电路的数量为2N，其中N为等于或大于2的整数，并且其中，所述采样信号包括2N个信号，并且计数子电路基于所述有效采样信号的计数数量来产生N位输出信号。11.根据权利要求10所述的电路，其中，计数子电路包括：加法器，其构造为将2N-2个一位信号加在一起并产生(N-2)位信号；累加器，其构造为对加法器产生的(N-2)位信号进行累加并产生N位输出信号；以及多路复用器，其连接至4个通道，并且构造为从所述多个锁存电路接收...

【专利技术属性】
技术研发人员：秋康烨，金炫益，金泰翼，金志炫，金友石，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR