一种栅极驱动单元及行栅极扫描驱动器制造技术

本实用新型专利技术公开了一种栅极驱动单元及行栅极扫描驱动器，栅极驱动单元包括信号输入模块、负压模块、反相器模块、级联输出模块及扫描输出模块构成，通过负压模块，栅极驱动单元仅需单一负电源就可正常工作，不仅降低对外部电路设计的要求，简化电路结构，还有利于减小电路电平的摆幅，降低电路功耗，行栅极扫描驱动器包括电源与时序控制模块、奇数行栅极驱动阵列及偶数行栅极驱动阵列，多级栅极驱动单元串联并与相对应的驱动时序相连便构成行栅极扫描驱动器，在级联输出模块中利用电容耦合作用提高栅压，并且负压模块中负压衰减特性，有利于在高分辨率显示中的应用。

A gate drive unit and a row gate scan driver

The utility model discloses a gate driving unit and gate line scan driver gate drive unit comprises a signal input module, inverter module, negative pressure module, output module and cascade scanning output module, through the negative pressure module, gate drive unit only requires a single negative power supply can work properly, not only reduce the external circuit design requirements and simplify the circuit structure, but also reduce the circuit level swing, reduce the power consumption of the circuit, the gate line scan driver includes a power supply and a timing control module, gate drive and even odd array for gate drive array, multi gate drive units are connected in series and connected to the gate line of scan driver and the corresponding driving time, improve the gate voltage using capacitive coupling at the cascade output module, and the module of negative pressure attenuation characteristics of negative pressure, favorable The application in high resolution display.

【技术实现步骤摘要】
一种栅极驱动单元及行栅极扫描驱动器
本技术涉及有源矩阵发光平板显示器的行栅极扫描领域，具体涉及一种栅极驱动单元及行栅极扫描驱动器。
技术介绍
传统的显示面板行栅极驱动电路需要专门的驱动芯片，通过工艺将芯片压接在玻璃基板上驱动像素电路。近年来，随着技术的发展，利用薄膜晶体管在显示面板中直接集成行栅极驱动电路来代替驱动芯片的行集成技术已成为当前研究的热门。行集成技术中使栅极驱动电路与像素电路集成在同一阵列，可以通过布局布线避免信号走线长度差异引起的时序混乱，提高信号质量；还可以减少基板面积，减少工艺步骤以降低成本。此外，对于中小尺寸显示屏，行集成技术能够极大缩短边框距离，实现窄边框以符合人们审美需求。行集成技术还能够很好的解决传统芯片不能应用于柔性显示的难题。新型的氧化物薄膜晶体管器件因其优良的性能、简单的制造工艺成为了近年来热门研究对象，但氧化物薄膜晶体管是N型器件，并且具有负阈值电压的特性，若使用针对正阈值电压特性晶体管开发的行扫描电路，则会因氧化物薄膜晶体管不能彻底关闭而导致电路功耗剧增甚至无法正常工作。为了彻底关断氧化物薄膜晶体管，大多数新型的行扫描驱动电路内部会用到两个甚至两个本文档来自技高网...

【技术保护点】
一种栅极驱动单元，其特征在于，由信号输入模块(11)、负压模块(13)、反相器模块(12)、级联输出模块(14)及扫描输出模块(15)构成，所述栅极驱动单元的控制信号包括第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3、第一电源口VSS、信号输入口VIN、第一输出口COUT及第二输出口OUT；所述信号输入模块(11)由第四晶体管(M4)、第五晶体管(M5)及第七晶体管(M7)构成，第四晶体管(M4)和第五晶体管(M5)的栅极与信号输入口VIN相连，第四晶体管(M4)的漏极与第一时钟输入口CLK1相连，其源极分别与第五晶体管(M5)的漏极及第七晶体管(M7)的源极相连，第五...

【技术特征摘要】
1.一种栅极驱动单元，其特征在于，由信号输入模块(11)、负压模块(13)、反相器模块(12)、级联输出模块(14)及扫描输出模块(15)构成，所述栅极驱动单元的控制信号包括第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3、第一电源口VSS、信号输入口VIN、第一输出口COUT及第二输出口OUT；所述信号输入模块(11)由第四晶体管(M4)、第五晶体管(M5)及第七晶体管(M7)构成，第四晶体管(M4)和第五晶体管(M5)的栅极与信号输入口VIN相连，第四晶体管(M4)的漏极与第一时钟输入口CLK1相连，其源极分别与第五晶体管(M5)的漏极及第七晶体管(M7)的源极相连，第五晶体管(M5)的源极作为信号输入模块的输出节点Q；第七晶体管(M7)作为反馈晶体管，其漏极与第二时钟输入口CLK2相连，其栅极与第一输出口COUT连接；反相器模块(12)由第六晶体管(M6)及第八晶体管(M8)构成，第六晶体管(M6)的漏极和栅极与第三时钟输入口CLK3相连，其源极与第八晶体管(M8)的栅极相连，并作为反相器模块的输出节点QB；第八晶体管(M8)的漏极与信号输入模块的输出节点Q相连，第八晶体管(M8)的源极与第一电源口VSS相连；负压模块(13)由第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)及第一存储电容(C1)构成；所述第一晶体管(M1)的漏极、第二晶体管(M2)的漏极及第一存储电容(C1)的一端均与输出节点QB连接，所述第一晶体管(M1)的栅极、第二晶体管(M2)的栅极、第一存储电容(C1)的另一端与信号输入口VIN相连，第一晶体管(M1)的源极与第三晶体管(M3)的漏极相连，第二晶体管(M2)的源极与第三晶体管(M3)的栅极相连，第三晶体管(M3)的源极与第一电源口VSS相连；级联输出模块(14)由第九晶体管(M9)、第十晶体管(M10)及第二存储电容(C2)构成，所述第九晶体管(M9)的漏极与第二时钟输入口CLK2相连，所述第九晶体管(M9)的栅极与第二存储电容(C2)的一端与输出节点Q相连，第九晶体管(M9)的源极、第十晶体管(M10)的漏极及第二存储电容(C2)的另一端均与第一输出口COUT相连；第十晶体管(M10)的栅极与反向器模块输出节点QB相连，第十晶体管(M10)的源极与第一电源口VSS相连；扫描输出模块(15)由第十一晶体管(M11)及第十二晶体管(M12)构成，所述第十一晶体管(M11)的漏极与第二时钟输入口CLK2相连，第十一晶体管(M11)的栅极与信号输入模块的输出节点Q相连，第十一晶体管(M11)的源极与第十二晶体管(M12)的漏极均与第二输出口OUT相连；第十二晶体管(M12)的栅极与反相器模块的输出节点QB相连，第十二晶体管(M12)的源极与第一电源口VSS相连。2.根据权利要求1所述的一种栅极驱动单元，其特征在于，所述第一、第二、第三、第四、第五、第六、第七、第八、第九、第十、第十一及第十二晶体管均为N型薄膜晶体管。3.一种由权利要求1-2任一项所述的栅极驱动单元构成的行栅极扫描驱动器，其特征在于，包括电源与时序控制模块(20)、用于驱动显示器行数为奇数的奇数行栅极驱动阵列...

【专利技术属性】
技术研发人员：吴为敬，陈俊伟，宁洪龙，徐苗，王磊，彭俊彪，
申请(专利权)人：华南理工大学，
类型：新型
国别省市：广东,44