半导体器件及其形成方法技术

本发明专利技术的实施例公开了一种半导体器件以及形成半导体器件的方法。牺牲薄膜用于图案化对半导体结构的接触件，例如对晶体管的源极/漏极区的接触件。接触件可以包括沿平行于栅电极的轴线的锥形轮廓，以使在接触件远离源极/漏极区延伸时接触件的最外侧宽度减小。

【技术实现步骤摘要】
半导体器件及其形成方法
本专利技术的实施例涉及半导体领域，并且更具体地，涉及半导体器件及其形成方法。
技术介绍
金属氧化物半导体场效应晶体管(FET或MOSFET)在集成电路(IC)中广泛使用。为了增加在IC中的MOSFET的密度，诸如MOSFET的栅极长度LG的物理尺寸显著地减小。具有短LG的MOSFET可能遭受不希望的短沟道效应(SCE)，例如，高断开状态漏电流和高漏感势垒降低。为了抑制具有短栅极长度LG的晶体管中的SCE，可以采用多栅极场效应晶体管(MuGFET)体系结构。与平面器件结构相比，MuGFET通过栅电极具有更好的沟道电势静电控制。MuGFET包括诸如双栅极晶体管和三栅极或三重栅极晶体管的示例。双栅极晶体管也被称为双栅极FinFET。三栅极晶体管也被称为三栅极FinFET或仅仅是FinFET。双栅极或三栅极器件采用类似于鳍的沟道。导通状态或饱和驱动电流IDsat在鳍中流动，以实现单位占用空间或布局面积的高电流密度。其他MuGFET包括pi栅极、omega栅极、环绕型栅极(SG)或全包围型栅极(GAA)结构，其中静电栅极控制进一步提升。SG晶体管具有与纳米线相似的沟道，其中纳米线可以水平或竖直定位。对于水平纳米线晶体管，多个水平定位的纳米线沟道可以竖直堆叠。
技术实现思路
根据本专利技术的实施例，提供了一种形成半导体器件的方法。该方法包括：在鳍的源极/漏极区和与鳍相邻的隔离区的上方形成牺牲薄膜；移除牺牲薄膜的在隔离区上方的第一部分以形成第一凹口，保留牺牲薄膜的在源极/漏极区上方的第二部分；以及在第一凹口中形成介电层。该方法还包括移除牺牲薄膜的第二部分以形成第二凹口以及在第二凹口中形成导电层。根据本专利技术的实施例，提供了一种形成半导体器件的方法。该方法包括：在半导体结构上方形成第一栅电极和第二栅电极；在第一栅电极和第二栅电极之间形成第一牺牲薄膜；以及图案化第一牺牲薄膜以使第一牺牲薄膜的剩余部分保留在半导体结构的上方并且使得第一凹口在第一牺牲薄膜的剩余部分的相对侧上形成在第一栅电极和述栅第二电极之间。该方法还包括在第一凹口中形成层间电介质(ILD)；移除第一牺牲薄膜的剩余部分以形成第二凹口；以及在第二凹口中形成导电部件。根据本专利技术的实施例，提供了一种半导体器件。该半导体器件包括：在半导体结构上方的栅电极，半导体结构具有第一源极/漏极区、第二源极/漏极区以及介于第一源极/漏极区和第二源极/漏极区之间的沟道区，栅电极位于沟道区上方；在栅电极上方的栅极掩模；沿栅电极和栅极掩模的侧壁的侧壁间隔件，其中，侧壁间隔件的上部表面从栅极掩模的上部表面凹陷。该半导体器件还包括与侧壁间隔件相邻的接触件，接触件电连接至第一源极/漏极区，其中接触件接触栅极掩模的上部部分的侧壁。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本公开的各方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1A至图13D示出根据一些实施例的制造过程中的各种中间过程步骤。图14A至图17B示出了可以与其他公开的实施例结合使用的各种视图。图18A至图28D示出了根据一些实施例的制造过程中的各种中间过程步骤。具体实施方式可以理解，为了实施本专利技术，本公开提供了许多实施例或示例。以下描述了具体的示例，但并不意在限定。为了实施本专利技术的不同部件，以下公开提供许多不同的实施例或示例。以下描述了元件和布置的具体示例以简化本公开。当然，这些仅仅是示例并不意在限定。例如，在以下的描述中，第一部件形成在第二部件上方可以包括第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成第一部件和第二部件之间的实施例，使得第一部件和第二部件不直接接触。另外，本公开可能在各个示例中重复参考数字和/或字母。这种重复只是为了简明和清晰的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。进一步地，在此处可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对位置术语，以描述如图中所示的一个元件或部件与另一个(另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且因此可以对本文中使用的空间相对位置描述符作同样地解释。公开的实施例涉及一种形成用于多栅极场效应晶体管的接触件的方法，包括形成自对准接触件以及降低具有金属栅电极的这种装置的栅极与接触件之间的边缘电容的方法。诸如此处公开的实施例通常适用于双栅极或三栅极FinFET、环绕栅极或栅极完全包围晶体管和/或纳米线晶体管。如下文更详细描述，被公开的实施例提供工艺流程以集成用于多栅极场效应晶体管或MuGFET(双栅极、三栅极FinFET、以及水平完全包围栅极晶体管)的金属栅电极和自对准接触件，但是其也可以应用于其他结构。被公开的实施例可以在用于多栅极场效应晶体管或MuGFET(双栅极、三栅极FinFETs以及水平完全包围栅极晶体管)的金属栅极和接触件之间提供降低的边缘电容。为了说明的目的，附图和以下讨论涉及一个鳍和三个栅极。然而，需要注意的是，在其他实施例中，也可以使用更多鳍和更少或更多的栅极。此外，也可以使用其他结构。例如，可以结合相邻鳍的外延区以形成单个更大的源极/漏极区。图1A至图13C是根据一些实施例的制造FinFET和各自接触件的中间阶段的截面图和透视图。实施例的各种变化被讨论。在各种视图和说明性实施例中，相同的附图标记用于表明相同的元件。在图1A至图13C中，图“A”(例如，图1A、2A等)示出透视图，图“B”(例如，图1B、2B等)示出沿各自图“A”中示出的Y切线的截面图，并且图“C”(例如，图1C、2C等)示出沿各自图“A”中示出的X切线的截面图。首先参见图1A至图1C，显示了具有一个或多个鳍的衬底102，仅有一个鳍104被示出。可以理解，为了说明的目的示出一个鳍，但其他实施例可以包括任意数量的鳍。根据设计要求，衬底102可以包括各种掺杂区(例如，p型衬底或n型衬底)。在一些实施例中，掺杂区可以掺杂有p型或n型掺杂剂。例如，掺杂区可以掺杂有诸如硼或BF2的p型掺杂剂、诸如磷或砷的n型掺杂剂和/或它们的结合。掺杂区可以配置用于n型FinFET，或者可选地配置用于p型FinFET。在一些实施例中，衬底102可以由一些其他诸如金刚石或锗的合适的元素半导体；诸如砷化镓、碳化硅、砷化铟或磷化铟的合适的化合物半导体；或诸如碳化硅锗、III-V化合物半导体(例如，砷化镓、铟镓砷化物InmGa1-mAs、砷化铟、磷化铟、锑化铟、磷化镓砷或磷化镓铟)的合适的合金半导体制成。进一步地，衬底102可以包括外延层(epi层)，可以应变以增强性能和/或可以包括绝缘体上硅(SOI)结构。鳍104例如可以使用图案化工艺形成以形成沟槽108，使得鳍104形成在相邻的鳍之间。在一些实施例中，利用光刻技术图案化掩模层(未示出)。通常，光刻胶材料(未示出)沉积在掩模层上方。光刻胶材料通过图案化的刻线被能量(例如，光)照射(暴露)，以便在暴露在能量中的光刻胶材料的这些部分中引起反应。光刻胶材料被显影以移除光刻胶材料的一本文档来自技高网...

【技术保护点】
一种形成半导体器件的方法，所述方法包括：在鳍的源极/漏极区和与所述鳍相邻的隔离区的上方形成牺牲薄膜；移除所述牺牲薄膜的在所述隔离区上方的第一部分以形成第一凹口，保留所述牺牲薄膜的在所述源极/漏极区上方的第二部分；在所述第一凹口中形成介电层；移除所述牺牲薄膜的所述第二部分以形成第二凹口；以及在所述第二凹口中形成导电层。

【技术特征摘要】
2016.06.17 US 62/351,746;2016.12.01 US 15/366,9561.一种形成半导体器件的方法，所述方法包括：在鳍的源极/漏极区和与所述鳍相邻的隔离区的上方形成牺牲薄膜；移除所述牺牲薄膜的在所述隔离区上方的第一部分以形成第一凹口，保留所述牺牲薄膜的在所述源极/漏极区上方的第二部分；在所述第一凹口中形成介电层；移除所述牺牲薄膜的所述第二部分以形成第二凹口；以及在所述第二凹口中形成导电层。2.根据权利要求1所述的方法，其中，所述牺牲薄膜形成在第一栅电极和第二栅电极之间，第一栅极掩模位于所述第一栅电极上方，并且第二栅极掩模位于所述第二栅电极上方。3.根据权利要求2所述的方法，其中，所述介电层在所述第一栅极掩模和所述第二栅极掩模的上方延伸。4.根据权利要求2所述的方法，其中，第一侧壁间隔件沿所述第一栅电极和所述第一栅极掩模的侧壁延伸，并且第二侧壁间隔件沿所述第二栅电极和所述第二栅极掩模的侧壁延伸。5.根据权利要求4所述的方法，进一步包括：在移除所述牺牲薄膜的所述第一部分之后，移除所述第一栅极掩模和所述第二栅极掩模的上部部分，其中，在所述第一凹口中形成所述介电层之后，所述介电层接触所述第一栅极掩模。6.根据权利要求5所述的方法，其中，移除所述第一栅极掩模的所述上部部分使所述第一栅极掩模...

【专利技术属性】
技术研发人员：李东颖，叶致锴，叶震亚，邱远鸿，刘继文，杨育佳，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71