一种降低堆栈式CIS背照式工艺中晶圆滑片风险的方法技术

本发明专利技术提出一种降低堆栈式CIS背照式工艺中晶圆滑片风险的方法，包括下列步骤：提供半导体基底，在所述半导体基底上分别形成构成堆栈式CIS逻辑载体晶圆和像素晶圆；在所述的逻辑载体晶圆形成过程中，通过炉管工艺生长功能薄膜层；采用选择性湿法清洗工艺，去除逻辑载体晶圆背面同步生长的功能薄膜层。本发明专利技术提供的降低堆栈式CIS背照式工艺中晶圆滑片风险的方法，消除堆栈式CIS BSI工艺过程中，因逻辑载体晶圆背面钻蚀缺陷空洞导致的制程设备真空托盘吸附失效，降低后续BSI工艺制程中的晶圆滑片风险，提高晶圆的可加工性，保证芯片制造工艺的稳定性。

【技术实现步骤摘要】
一种降低堆栈式CIS背照式工艺中晶圆滑片风险的方法
本专利技术涉及半导体集成电路制造领域，且特别涉及一种降低堆栈式CIS背照式工艺中晶圆滑片风险的方法。即通过在逻辑载体晶圆前端炉管工艺生长功能薄膜后增加相应的晶圆背面湿法清洗工艺，去除晶圆背面同步生长而后续工艺流程中无法消除的薄膜层；防止逻辑载体晶圆背面物理损伤部位在像素晶圆湿法刻蚀减薄工艺中因表面薄膜阻挡保护作用而产生严重的晶背钻蚀缺陷空洞；进而有效避免后续BSI工艺过程中因晶圆背面大量钻蚀缺陷空洞的存在，导致制程设备真空托盘吸附失效发生晶圆滑片，降低BSI工艺制程中的晶圆滑片风险。
技术介绍
CMOS图像传感器(CIS)的制造工艺能较好的兼容现有的集成电路主流制造工艺，具有高图像采集速度、低功耗、低操作电压、填充系数较大以及高抗扰性等优点，广泛应用于消费电子、工业自动控制、安保监控和汽车电子等各个领域。近年来快速发展的3D封装与硅通孔(TSV)技术进一步提高了半导体器件的集成度，TSV技术在CIS上的商业化应用使得近年CIS主流逐渐转变为了性能更为优异的背照式CIS结构。背照式CIS通过将像素晶圆与载体晶圆进行键合，然后将像素晶圆衬底减薄，使得光线可以通过直接路径射向光电二极管背面，减少了介质层和金属互连层等对于光的吸收或反射导致的光学衰减与互扰，提高了光电转化的率。堆栈式CIS(Ultra-ThinStackedCMOSImageSensor)是在背照式CIS基础上进一步创新演变得到的最新新一代高端技术。堆栈式CIS通过运用TSV技术将具有独立逻辑电路和像素电路的硅片键合与电路连接，可以实现逻辑与像素差异化工艺的灵活调制与优化，可实现芯片的多功能化；同时通过将逻辑与像素电路的分布3D化，可有效减小芯片尺寸，因而堆栈式CIS已成为当前CIS市场最高端产品类别。堆栈式CIS(Ultra-ThinStackedCMOSImageSensor)的生产通常是将独立的逻辑器件硅片与像素器件硅片进行键合、减薄与TSV电性连接，获得完整的堆栈式CIS芯片。其中，逻辑硅片主要提供CIS的逻辑功能电路，时序电路，存储单元等；而像素硅片，主要提供CIS的像素单元，光电二极管等。在逻辑与像素硅片晶圆键合与减薄处理工艺中，将逻辑硅片作为支撑载体，采用物理研磨结合化学湿法刻蚀的方法对像素晶圆的背面衬底减薄至外延层，使像素晶圆中集成的光电二极管暴露出来，具体减薄过程及减薄量如图1所示。请参考图2，像素晶圆的背面衬底化学湿法刻蚀减薄量通常会达到20um左右，在此过程中，逻辑载体晶圆背面薄膜层与制程设备接触受到物理损伤的部位，因表面薄膜的阻挡保护作用，晶背衬底会受到化学溶剂的选择性腐蚀，便会形成如图3a～图3c所示的深度达到2～3um的严重钻蚀缺陷空洞。这类钻蚀缺陷空洞深度一般为晶背常规物理损伤(0.1～0.2um)的20倍以上，同时在晶圆背面大量存在，因而极易造成后续工艺过程中设备真空托盘吸附失效，导致晶圆滑片，影响规模化量产的工艺稳定性。本专利技术基于晶圆背面钻蚀缺陷空洞的形成机理，提出工艺优化方案阻断晶圆背面钻蚀缺陷空洞的形成，降低后续工艺制程中的晶圆滑片风险。
技术实现思路
本专利技术的目的在于，提供一种降低堆栈式CIS背照式工艺中晶圆滑片风险的方法，消除堆栈式CISBSI工艺过程中，因逻辑载体晶圆背面钻蚀缺陷空洞导致的制程设备真空托盘吸附失效，降低后续BSI工艺制程中的晶圆滑片风险，提高晶圆的可加工性，保证芯片制造工艺的稳定性。为了达到上述目的，本专利技术提出一种降低堆栈式CIS背照式工艺中晶圆滑片风险的方法，包括下列步骤：提供半导体基底，在所述半导体基底上分别形成构成堆栈式CIS逻辑载体晶圆和像素晶圆；在所述的逻辑载体晶圆形成过程中，通过炉管工艺生长功能薄膜层；采用选择性湿法清洗工艺，去除逻辑载体晶圆背面同步生长的功能薄膜层。进一步的，所述功能薄膜层为多晶硅栅极工艺中炉管生长的多晶硅薄膜。进一步的，所述多晶硅薄膜厚度为800～1500A。进一步的，所述选择性湿法清洗工艺中，采用氢氟酸与硝酸混合溶剂去除所述多晶硅薄膜，所述氢氟酸与硝酸的质量浓度比为1:30～1:60，单片晶圆的清洗时间为10～20S。进一步的，所述功能薄膜层为侧墙工艺中炉管生长的氮化硅与氧化硅薄膜。进一步的，所述氮化硅薄膜厚度为200～500A，所述氧化硅薄膜厚度为100～200A。进一步的，所述选择性湿法清洗工艺中，采用浓度为45％～55％的氢氟酸溶液去除氮化硅与氧化硅薄膜，单片晶圆的清洗时间为50～70S。进一步的，所述选择性湿法清洗工艺采用单片晶圆背面旋转喷淋清洗方式，能在去除晶圆背面功能薄膜层的同时，保证晶圆正面的功能薄膜层不受到损伤。本专利技术提出的降低堆栈式CIS背照式工艺中晶圆滑片风险的方法，通过在逻辑载体晶圆前端炉管工艺生长功能薄膜后增加相应的晶圆背面湿法清洗工艺，去除晶圆背面同步生长而后续工艺流程中无法消除的薄膜层；防止逻辑载体晶圆背面物理损伤部位在像素晶圆湿法刻蚀减薄工艺中因表面薄膜阻挡保护作用而产生严重的晶背钻蚀缺陷空洞；进而有效避免后续BSI工艺过程中因晶圆背面大量钻蚀缺陷空洞的存在，导致制程设备真空托盘吸附失效发生晶圆滑片，降低BSI工艺制程中的晶圆滑片风险。本专利技术能有效避免堆栈式CISBSI工艺过程中因逻辑载体晶圆背面钻蚀缺陷空洞导致的制程设备真空托盘吸附失效，降低后续BSI工艺制程中的晶圆滑片风险，提高晶圆的可加工性，保证了UTS芯片制造工艺的稳定性。该工艺方法简单，对整个工艺流程和工艺条件改动较小，经CISUTS产品风险量产验证能有效解决晶圆滑片问题，目前已成为CISUTS产品规模化量产的标准工艺步骤，符合量产工艺技术要求。附图说明图1所示为现有技术中堆栈式CIS像素晶圆背面减薄工艺流程示意图。图2所示为现有技术中逻辑载体晶圆背面衬底形成钻蚀缺陷空洞示意图。图3a～图3c所示为堆栈式CIS逻辑载体晶圆背面减薄工艺中典型晶背钻蚀缺陷结构示意图。图4所示为本专利技术较佳实施例的降低堆栈式CIS背照式工艺中晶圆滑片风险的方法流程图。图5所示为本专利技术较佳实施例的去除逻辑载体晶圆背面薄膜改善钻蚀缺陷的原理示意图。图6所示为堆栈式CIS逻辑载体晶圆晶背薄膜去除后形成的常规晶背缺陷结构示意图。具体实施方式以下结合附图给出本专利技术的具体实施方式，但本专利技术不限于以下的实施方式。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本专利技术实施例的目的。本专利技术提出一种降低堆栈式CIS背照式工艺中晶圆滑片风险的方法，通过在逻辑载体晶圆炉管工艺生长功能薄膜后增加相应的晶圆背面湿法清洗工艺，去除晶背表面同步生长而后续工艺流程中无法消除的薄膜层；防止逻辑载体晶圆背面物理损伤部位在像素晶圆湿法刻蚀减薄工艺中因表面薄膜阻挡保护作用而产生严重的晶背钻蚀缺陷空洞；进而有效避免后续BSI工艺过程中因晶圆背面大量钻蚀缺陷空洞的存在，导致制程设备真空托盘吸附失效发生晶圆滑片。请参考图4和图5，图4所示为本专利技术较佳实施例的降低堆栈式CIS背照式工艺中晶圆滑片风险的方法流程图，图5所示为本专利技术较佳实施例的去除逻辑载体晶圆背面薄膜改善钻蚀缺陷的原理示意图本文档来自技高网...

【技术保护点】
一种降低堆栈式CIS背照式工艺中晶圆滑片风险的方法，其特征在于，包括下列步骤：提供半导体基底，在所述半导体基底上分别形成构成堆栈式CIS逻辑载体晶圆和像素晶圆；在所述的逻辑载体晶圆形成过程中，通过炉管工艺生长功能薄膜层；采用选择性湿法清洗工艺，去除逻辑载体晶圆背面同步生长的功能薄膜层。

【技术特征摘要】
1.一种降低堆栈式CIS背照式工艺中晶圆滑片风险的方法，其特征在于，包括下列步骤：提供半导体基底，在所述半导体基底上分别形成构成堆栈式CIS逻辑载体晶圆和像素晶圆；在所述的逻辑载体晶圆形成过程中，通过炉管工艺生长功能薄膜层；采用选择性湿法清洗工艺，去除逻辑载体晶圆背面同步生长的功能薄膜层。2.根据权利要求1所述的降低堆栈式CIS背照式工艺中晶圆滑片风险的方法，其特征在于，所述功能薄膜层为多晶硅栅极工艺中炉管生长的多晶硅薄膜。3.根据权利要求2所述的降低堆栈式CIS背照式工艺中晶圆滑片风险的方法，其特征在于，所述多晶硅薄膜厚度为800～1500A。4.根据权利要求2所述的降低堆栈式CIS背照式工艺中晶圆滑片风险的方法，其特征在于，所述选择性湿法清洗工艺中，采用氢氟酸与硝酸混合溶剂去除所述多晶硅薄膜，所述氢氟酸与硝酸的质量浓度比为1:30～1:6...

【专利技术属性】
技术研发人员：张磊，许向辉，陈昊瑜，郭震，杨小燕，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海,31