平面布局最佳化的堆栈式影像传感器及其方法技术

一种平面布局最佳化的堆栈式影像传感器及用于设计该传感器的方法。一传感器层包括分割成PSA群组的复数个PSA；一电路层包括每一个通讯式耦合于一不同的PSA的复数个ADC；每一个ADC半对齐于有关与其通讯式耦合的PSA的PSA群组。ADC的平面布局最大化在电路层上相连且不被一ADC间断的全域型空间。所导致的电路层平面布局具有与一或多个包括ADC的局部型空间交错的一或多个全域型空间。

【技术实现步骤摘要】
【专利说明】
技术介绍
以用于制造集成电路(integrated circuits，IC)的互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)科技制造的影像系统的发展已使照像机在大批量消费产品中无所不在，包括行动计算装置和汽车产品。影像传感器包括一个用于检测光的影像传感器和一读出电路。CMOS该影像传感器包括一像素数组，其中每一个像素将入射在其上的光转换成一电讯号来让读出电路读取。在电路层上的读出电路包括内存、一影像讯号处理器、硅通孔和一个或多个模拟-数字转换器(analog-to-digital converter, ADC)。各种先前技术的CMOS影像传感器具有不同数目的ADC。具有传感器级模拟到数字(Α/D)转换的传感器有一个用来接收来自该影像传感器所有像素的讯号的ADC。具有列级Α/D转换的传感器有一个供每一个像素列专用的ADC。具有像素级Α/D转换的传感器有一个供每一个单独的像素专用的ADC。在习用的CMOS影像传感器中，影像传感器和读出电路两者皆驻留在同一层上。在堆栈式的影像传感器中，影像传感器驻留在一传感器层上而读出电路驻留在位于传感器层下方的一单独的电路层上。通过堆栈所述传感器层和电路层，制造商可以将一给定尺寸的影像传感器安装在一个较小的基板上，或将一较大的影像传感器安装在一给定尺寸的基板上。堆栈式影像传感器的电路层具有复数个ADC，每一个ADC连接到由传感器层的像素数组的一相连的像素子集形成的一个不同的像素子数组(pixel sub-array,PSA) ο通过具有复数个且每一个专用于一相应的像素子集的ADC，这样的配置可类似于具有列级A/D的非堆栈式传感器。
技术实现思路
根据一实施例，提供一种平面布局最佳化的堆栈式影像传感器被。所述平面布局最佳化的堆栈式影像传感器包括一传感器层和一电路层；所述传感器层包括复数个形成一个相连的二维像素数组的像素子数组(PSA);所述电路层包括一局部型空间，该局部型空间具有与一个不被一模拟-数字转换器中断的相连的全域型空间交错的复数个模拟-数字转换器(ADC);该模拟-数字转换器系被设置以最大化该至少一个相邻的全域型空间。根据另一个实施例，提供一种用于最佳化一种堆栈式影像传感器的平面布局的方法。根据该方法，在该像素数组内的PSA的数目能被决定。每一个PSA被分割成形成一个PSA群组的二维数组的PSA群组。通过在该像素数组群组的一列下方的每一个电路层区域内选择一数目用于放置ADC的位置，形成一个不间断且相连的全域型空间，其中该ADC位置的数目是至少在该PSA群组的该列中的PSA的数目。【附图说明】图1显不在一实施例中的一平面布局最佳化的堆栈式影像传感器结合于一对一物体成像中的照相机。图2显示一先前技术中的传感器层和一对应的先前技术中的电路层。图3显示在一实施例中，图1中的平面布局最佳化的堆栈式影像传感器的一传感器层和一对应的电路层。图4显示在一实施例中，图1的传感器层的一部分及电路层相应的一部分的进一步示例性细节。图5显示一图4的电路层部分的俯视图。图6显示在一实施例中，具有三个全域型空间的一电路层的俯视图。图7显不在一实施例中一电路层的俯视图，其具有一个位于该电路层的中心并占据电路层109长度的三分之一的全域型空间。图8显示在一实施例中一电路层的俯视图，其具有两个沿着该电路层的边缘的全域型空间。图9显示在一实施例中，用于在图1的平面布局最佳化的堆栈式影像传感器的电路层产生一 ADC的排列的一个示例性的ADC平面布局产生器的一示意图。图10为显示用于最佳化图1的堆栈式影像传感器的平面布局的一示例性方法的流程图。【具体实施方式】在此，由于每一个ADC是与在该像素数组上指定了一个位置的PSA相关联，堆栈式影像传感器的电路层上被ADC所占据的空间被称为局部型空间。电路层上的剩余区域可以容纳其它与非局部型或全域型的传感器属性相关联的电路组件，例如内存、硅通孔(through-silicon vias,TSV)和ISP。在此，这些剩余区域被称为全域型空间，而在其中的电路组件为非ADC电路组件。一电路层平面布局是指局部型空间和全域型空间在一电路层上的布置。一个ADC的平面布局是指ADC在一电路层上的布置。一最佳化的平面布局最大化电路层的相连且不间断的全域型空间，这增加了适合在该电路层上的非ADC电路组件的最大足迹。非最佳化的平面布局可能需要限制适合在该电路层上的非ADC电路组件的尺寸和/或数目，导致性能被抑制，或可能需增加一个第二电路层，使得成本增加。图1显示一示例性的平面布局最佳化的堆栈式影像传感器100结合于一对一物体130成像中的照相机120。平面布局最佳化的堆栈式影像传感器100包括传感器层102、互连层106和电路层109。传感器层102包括一二维像素数组103，其将入射光132转换成电讯号104，通过互连层106传递到布置在电路层109的ADC 110。入射光132从物体130通过成像透镜122聚焦在一平面布局最佳化的堆栈式影像传感器100的像素数组103上。传感器层102是以例如CMOS实施，但也可以其它的技术实施，而不脱离本专利技术的范围。为了清楚地说明，在图2和图3中所显示的传感器层和电路层具有一小数目的PSA区域和对应的ADC。PSA和ADC的数目可能比显示的更大，而不脱离本专利技术的范围。图2显示一先前技术中的传感器层202和一对应的先前技术中的电路层209。传感器层202包括一像素数组203，其具有40个以一四乘十的数组方式排列的PSA 200 (1-40)，以像素数组203内的虚线表示。电路层209包含40个以一四乘十的矩形数组排列的ADC 210，其中每一个ADC210是位于像素数组203的一个不同的PSA 200下方，并与其通讯式耦合。例如，ADC 210(1)是位于PSA 200(1)的下方并与其通讯式耦合，ADC 210(2)是位于PSA 200(2)的下方并与其通讯式耦合，依此类推。每一个ADC 210接收并数字化来自其相关联的PSA 200的像素的讯号。每一个ADC 210占据在电路层209上被定位于其所连接的PSA 200下方的一个区域。因此，电路层209缺乏可用于其它电路层组件的足够的相连不间断的大小的区域，且因此电路层209上未被ADC 210占据的区域是电路层209上被浪费的空间。图3显示图1中的平面布局最佳化的堆栈式影像传感器100的传感器层102及电路层109进一步的示例性细节。为了清楚起见，传感器层102及电路层109未以堆栈状态显示。像素数组103的像素被分组为40个PSA 300，以一 2行乘20列的数组排列。一 PSA群组306⑴包括两个相邻的PSA 300。例如，PSA群组306(1)包括PSA300(1)和300 (3)。每一个PSA 300只属于一个PSA群组(例如，PSA群组306 (I))，以使得所有的PSA群组30为不同且互不重迭。电路层109的每一个ADC 310通讯式耦合于传感器层102中的一个不同的PSA300。ADC 310(1)和 310 (3)各自与包括 PSA 300(1)和 300 (3)的 PSA 群组 306 本文档来自技高网...

【技术保护点】
一种平面布局最佳化的堆栈式影像传感器，包括：传感器层，其具有形成相连的二维像素数组的多个像素子数组；电路层，其具有局部型空间，所述局部型空间具有与至少一个不被模拟‑数字转换器中断的相连的全域型空间交错的多个模拟‑数字转换器；所述模拟‑数字转换器被设置以最大化所述至少一个相邻的全域型空间。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：沈捷，
申请(专利权)人：全视技术有限公司，
类型：发明
国别省市：美国;US