半导体存储器件及其操作方法技术

一种半导体存储器件包括：弱单元控制器，用于：编程弱单元信息，响应于初始化信号或写入结束信号而输出弱单元信息，以及每当输出弱单元信息时输出读取结束信号；存储单元阵列区域，其包括用于响应于行激活信号和列选择信号来储存数据的存储单元，并且包括用于储存弱单元信息的第一单元区域；信息传输控制电路，用于响应于初始化信号而基于通过使用读取结束信号产生的列计数信号来产生列地址，并且每当列计数信号达到预定值时产生行地址；行电路，用于使能行激活信号；以及列电路，用于通过解码列地址来输出列选择信号。

Semiconductor memory and its operating methods

A semiconductor memory device includes: a weak unit controller for programming: weak unit information in response to a write signal or signal output end of the initialization of weak unit information and weak information output unit output when the read end signal; a memory cell array region, including in response to the activation signal and the column selection signal to store memory the data unit, and includes a first storage unit area weak unit information; information transmission control circuit, in response to the initial signal and column count signal by using the read end signal generated is generated based on the column address, and when the column count signal reaches a predetermined value when the row address line; circuit for signal can activate; and a column circuit for outputting a column selection signal by decoding the column address.

【技术实现步骤摘要】
半导体存储器件及其操作方法相关申请的交叉引用本申请要求2016年6月10日提交的申请号为10-2016-0072335的韩国专利申请的优先权，其通过引用整体合并于此。
本专利技术的示例性实施例涉及一种半导体设计技术，更具体地，涉及一种用于检测和筛选半导体存储器件的弱单元的工艺。
技术介绍
半导体存储器件(诸如动态随机存取存储(DRAM)器件)的每个存储单元通常包括发挥开关作用的晶体管和储存表示数据的电荷的电容器。数据是为逻辑“1”的“高”电平还是为逻辑“0”的“低”电平，取决于在存储单元的电容器内是否有电荷，即，电容器的终端电压是高还是低。数据的保留表示电荷累积在电容器中的状态。理论上，在这个状态不消耗电能。然而，由于储存在电容器中的电荷的初始数量因金属氧化物半导体(MOS)晶体管的PN结导致的泄漏电流而可以消失，所以在电容器中储存的数据可以丢失。为了防止数据丢失，存储单元的数据必须在数据丢失以前被读取以产生读取信息，然后电容器必须根据读取信息再充电，以保持电荷的初始数量。这个操作必须定期执行以保留数据，这被称为“刷新操作”。每当刷新命令被从存储器控制器输入存储器件时，执行刷新操作。考虑存储器件的数据保留时间而每当经过预定时间时存储器控制器将刷新命令输入到存储器件。例如，当存储器件的数据保留时间是约64ms以及存储器件的所有存储单元只有在刷新命令被输入约8000次以后才可以都被刷新时，存储器控制器在约64ms内将刷新命令输入到存储器件约8000次。此外，在测试存储器件的过程中，当在存储器件中包括的一些存储单元的数据保留时间没有超过预定参考时间时，包括这种存储单元的存储器件被当作不合格的存储器件，然后被抛弃。当包括了其数据保留时间比预定参考时间短的存储单元(被称为“弱单元”)的存储器件被抛弃时，会出现成品率恶化的问题。此外，即使存储器件通过了测试，当在以后的时间出现弱单元时，存储器件内还可以发生错误。此外，由于超过数千万的存储单元以高密度集成在一个芯片中，因而尽管制造工艺有进步，但仍较可能出现弱单元。如果对弱单元不执行精确的测试，则损坏存储器件的可靠性。因为这个原因，研究人员和业界正在开发用于检测和筛选弱单元的各种工艺。
技术实现思路
本专利技术的实施例涉及一种可以将弱单元信息从非易失性存储器传输到存储单元区域的半导体存储器件，以及操作所述半导体存储器件的方法。根据本专利技术的一个实施例，半导体存储器件包括：弱单元控制电路，适用于内部编程弱单元信息，响应于初始化信号或写入结束信号输出被编程的弱单元信息，以及每当输出所述弱单元信息时输出读取结束信号；存储单元阵列区域，所述存储单元阵列区域包括适用于响应于行激活信号和列选择信号来储存数据的存储单元，以及包括适用于储存从所述弱单元控制电路输出的所述弱单元信息的第一单元区域；信息传输控制电路，适用于响应于所述初始化信号而基于通过使用所述读取结束信号产生的列计数信号来产生列地址，以及每当所述列计数信号达到预定值时产生行地址；行电路，适用于通过解码所述行地址来使能所述行激活信号；以及列电路，适用于通过解码所述列地址来输出所述列选择信号。所述弱单元控制电路可以基于K*M比特位单元输出所述被编程的弱单元信息，K和M是正整数，以及所述半导体存储器件还可以包括写入驱动器，所述写入驱动器用于响应于写入信号将从所述弱单元控制电路传输来的所述弱单元信息储存在所述第一单元区域内，以及在将所述弱单元信息储存在所述第一单元区域内以后，用于输出所述写入结束信号。所述第一单元区域可以包括K个单元矩阵，K个单元矩阵中的每个单元矩阵通过M根数据线耦接至所述弱单元控制电路，以及当所述初始化信号使能时，响应于所述行激活信号和所述列选择信号，在所述写入驱动器中储存的K*M比特位单元的所述弱单元信息可以按M比特位被分配到所述K个单元矩阵并且储存在所述K个单元矩阵内。所述第一单元区域可以包括虚设矩阵。所述信息传输控制电路可以包括：列控制器，用于通过计数所述读取结束信号来产生所述列计数信号、每当所述列计数信号达到所述预定值时输出满计数信号、响应于选择信号而在所述列计数信号和外部输入的列地址之间选择一个、以及将选中的一个输出为所述列地址；以及行控制器，用于响应于所述初始化信号或所述满计数信号来产生行计数信号、在所述行计数信号和外部输入的行地址之间选择一个、以及将所述选中的一个输出为所述行地址。所述列控制器可以包括：列计数单元，用于通过计数所述读取结束信号来产生所述列计数信号，以及每当所述列计数信号达到所述预定值时输出所述满计数信号；以及列地址选择单元，用于响应于所述选择信号而在所述列计数信号和所述外部输入的列地址之间选择一个，以及将选中的一个输出为所述列地址。所述列计数单元可以响应于所述满计数信号而初始化所述列计数信号。所述行控制器可以包括：行计数单元，用于每当输入所述初始化信号或所述满计数信号时产生所述行计数信号；以及行地址选择单元，用于响应于所述选择信号而在所述行计数信号和所述外部输入的行地址之间选择一个，以及将选中的一个输出为所述行地址。所述信息传输控制单元还可以包括：选择信号发生器，用于产生所述选择信号，所述选择信号响应于所述初始化信号而使能、以及当所述满计数信号被计数的次数达到与字线的数量相对应的预定数量时禁止。所述弱单元控制电路可以包括非易失性存储器。所述存储单元阵列区域的所述存储单元可以包括易失性存储单元。根据本专利技术的另一个实施例，半导体存储器件包括：弱单元控制电路，适用于：内部编程弱单元信息、响应于初始化信号或写入结束信号输出被编程的弱单元信息、以及每当输出所述弱单元信息时输出读取结束信号；列控制器，适用于：通过使用所述读取结束信号来产生列计数信号，以及将所述列计数信号输出为列地址；行控制器，适用于：当所述列计数信号达到预定值时，响应于所述初始化信号来产生行计数信号，以及将所述行计数信号输出为行地址；以及存储单元阵列区域，所述存储单元阵列区域包括第一单元区域，所述第一单元区域适用于基于所述行地址和所述列地址而储存从所述弱单元控制电路输出的弱单元信息。所述弱单元控制电路可以基于K*M比特位单元输出所述被编程的弱单元信息，K和M是正整数，以及所述半导体存储器件还可以包括写入驱动器，所述写入驱动器用于响应于写入信号将从所述弱单元控制电路传输来的所述弱单元信息储存在所述第一单元区域内，以及在将所述弱单元信息储存在所述第一单元区域内以后，输出所述写入结束信号。所述第一单元区域可以包括虚设矩阵。所述列控制器可以包括：列计数单元，用于通过计数所述读取结束信号来产生所述列计数信号，以及每当所述列计数信号达到所述预定值时输出满计数信号，以及所述列计数单元用于响应于所述满计数信号来初始化所述列计数信号。所述行控制器可以包括：行计数单元，用于每当输入所述初始化信号或所述满计数信号时产生所述行计数信号。根据本专利技术的又另一个实施例，用于操作半导体存储器件的方法，所述半导体存储器件包括提供有K个单元矩阵的第一单元区域，每个所述单元矩阵通过M根数据线耦接至弱单元控制电路，所述方法包括：在启动操作期间，使能与行地址相对应的字线；在启动操作期间，在基于K*M比特位单元而从所述弱单元控制电路读取弱单元信息以后，输出读取结束信号；本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：弱单元控制电路，适用于：内部编程弱单元信息、响应于初始化信号或写入结束信号输出被编程的弱单元信息、以及每当输出所述弱单元信息时输出读取结束信号；存储单元阵列区域，所述存储单元阵列区域包括适用于响应于行激活信号和列选择信号来储存数据的存储单元，以及包括适用于储存从所述弱单元控制电路输出的所述弱单元信息的第一单元区域；信息传输控制电路，适用于：响应于所述初始化信号，基于通过使用所述读取结束信号而产生的列计数信号来产生列地址、以及每当所述列计数信号达到预定值时产生行地址；行电路，适用于：通过解码所述行地址来使能所述行激活信号；以及列电路，适用于：通过解码所述列地址来输出所述列选择信号。

【技术特征摘要】
2016.06.10 KR 10-2016-00723351.一种半导体存储器件，包括：弱单元控制电路，适用于：内部编程弱单元信息、响应于初始化信号或写入结束信号输出被编程的弱单元信息、以及每当输出所述弱单元信息时输出读取结束信号；存储单元阵列区域，所述存储单元阵列区域包括适用于响应于行激活信号和列选择信号来储存数据的存储单元，以及包括适用于储存从所述弱单元控制电路输出的所述弱单元信息的第一单元区域；信息传输控制电路，适用于：响应于所述初始化信号，基于通过使用所述读取结束信号而产生的列计数信号来产生列地址、以及每当所述列计数信号达到预定值时产生行地址；行电路，适用于：通过解码所述行地址来使能所述行激活信号；以及列电路，适用于：通过解码所述列地址来输出所述列选择信号。2.如权利要求1所述的半导体存储器件，其中，所述弱单元控制电路基于K*M比特位单元输出所述被编程的弱单元信息，K和M是正整数，还包括：写入驱动器，其用于响应于写入信号将从所述弱单元控制电路传输来的所述弱单元信息储存在所述第一单元区域内，以及在将所述弱单元信息储存在所述第一单元区域内以后，用于输出所述写入结束信号。3.如权利要求2所述的半导体存储器件，其中，所述第一单元区域包括K个单元矩阵，所述K个单元矩阵中的每个单元矩阵通过M根数据线耦接至所述弱单元控制电路，以及当所述初始化信号使能时，响应于所述行激活信号和所述列选择信号，在所述写入驱动器中储存的K*M比特位单元的所述弱单元信息按M比特位被分配到所述K个单元矩阵并且储存在所述K个单元矩阵内。4.如权利要求1所述的半导体存储器件，其中，所述第一单元区域包括虚设矩阵。5.如权利要求1所述的半导体存储器件，其中，所述信息传输控制电路包括：列控制器，用于：通过计数所述读取结束信号来产生所述列计数信号、每当所述列计数信号达到所述预定值时输出满计数信号、响应于选择信号而在所述列计数信号和外部输入的列地址之间选择一个、以及将选中的一个输出为所述列地址；以及行控制器，用于：响应于所述初始化信号或所述满计数信号来产生行计数信号、在所述行计数信号和外部输入的行地址之间选择一个、以及将选中的一个输出为所述行地址。6.如权利要求5所述的半导体存储器件，其中，所述列控制器包括：列计数单元，用于：通过计数所述读取结束信号来产生所述列计数信号，以及每当所述列计数信号达到所述预定值时输出所述满计数信号；以及列地址选择单元，用于：响应于所述选择信号而在所述列计数信号和所述外部输入的列地址之间选择一个，以及将选中的一个输出为所述列地址。7.如权利要求6所述的半导体存储器件，其中，所述列计数单元响应于所述满计数信号而初始化所述列计数信号。8.如权利要求5所述的半导体存储器件，其中，所述行控制器包括：行计数单元，用于每当输入所述初始化信号或所述满计数信号时产生所述行计数信号；以及行地址选择单元，用于响应于所述选择信号而在所述行计数信号和所述外部输入的行地址之间选择一个，以及将选中的一个输出为所述行地址。9.如权利要求5所述的半导体存储器件，其中，所述信息传输控制单元还包括：选择信号发生器，用于产生所述选择信号，所述选择信号响应于所述初始化信号而使能、以及当所述满计数信号被计数的次数达到与字线的数量相对应的预定数量时禁止。10.如权利要求1所述的半导体存储器件，其中，所述弱单元控制电路包括非易失性存储器。11.如权利要求1所述的半导体存储器件，其中，所述存储单元阵列区域的所述存储单元包括易失性存储单元。12...

【专利技术属性】
技术研发人员：金六姬，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR