高频时钟无缝切换电路及其方法技术

本发明专利技术公开一种高频时钟无缝切换电路及其方法，电路包括两个时钟域电路、两个门控单元、一个二输入或门及一个非门；两个时钟域电路均包括一个与门和至少三个级联的DFF。本发明专利技术通过特殊的电路设计，摒弃了传统基于同一时钟上升和下降沿采样的设计方法，提出了一种只基于时钟上升沿采样的切换方法。

High frequency clock seamless switching circuit and its method

The invention discloses a high-frequency clock seamless switching circuit and method, circuit includes two clock circuit, two gating unit, a two input or gate and a gate; two clock circuit comprises a gate and at least three cascaded DFF. Through special circuit design, the invention abandons the traditional design method based on the sampling of the rising and falling edges of the same clock, and proposes a handover method based on the sampling of the rising edge of the clock.

【技术实现步骤摘要】
高频时钟无缝切换电路及其方法
本专利技术涉及电子电路
，具体涉及一种高频时钟无缝切换电路及其方法。
技术介绍
在SoC设计中，由于系统越来越庞大，需要面对的应用场景也变得复杂。SoC系统中的一些电路有时候会运行在较高频率(超过1GHz)，有时候又会运行在较低的频率(会低于1MHz，如32KHz)；并且由于这些电路的特殊性，要求工作时钟在切换的时候不能有任何毛刺(glitchfree)。这就要求必须能够对电路的时钟源头在高低频率之间进行实时无缝切换，这种电路就叫做时钟无缝切换电路。目前，在集成电路设计中采用的时钟无缝切换电路大多数只能对较低频率进行切换，或者由于在切换的过程中用到了时钟下降沿，导致切换电路会工作在2倍的时钟频率下，因而限制了切换电路的工作频率，甚至会因为在切换过程中产生毛刺(glitch)，导致电路工作不正常，出现错误，影响系统的可靠性。图1是一种常用的时钟无缝切换电路，图2为该电路的时序图。从图2中可以看出，clk0和clk1的选通是根据select信号而变化的，且out_clk信号上的时钟变化总是发生在时钟的下降沿。这种时钟切换在时钟频率不是很高的时候还是安全的，也能够达到无毛刺的要求，电路频率不是很高的时候工作起来还是安全的。但是，从图2中可以注意到clk1上升沿时刻和clk1传输开始时刻之间的时间差△t，这个时间是clk1周期的一半了，相当于工作在clk1的2倍频率。因此，如果clk1的频率超过1GHz甚至更高的话，可能会带来setuptime(建立时间)的问题，而setuptime违规会直接影响到时钟频率的进一步提升。所以，通过上面的分析可以看出，采用上述架构的时钟切换电路最大的问题就是时钟频率提升到一定程度就会带来setuptime的问题，从而影响切换时钟频率的提升。因此，需要采用新的架构来解决此问题。
技术实现思路
本申请针对现有技术中存在的时钟切换电路对于切换的时钟源频率有限制的问题，提供了一种新的设计方案，该方案摒弃了传统基于同一时钟上升和下降沿采样的设计方法，提出了一种只基于时钟上升沿采样的切换方法。本专利技术由以下技术方案实现：一种高频时钟无缝切换电路，包括两个时钟域电路；其特征在于，还包括：两个门控单元、一个二输入或门及一个非门；两个时钟域电路均包括一个与门和至少三个级联的DFF，与门的输出连接第一个DFF的D端；两个时钟域电路各自倒数第二个DFF的Q端连接各自最后一个DFF的D端及相应一个门控单元的一个输入；第一时钟分别连接第一时钟域电路的至少三个DFF的CK端及相应门控单元的另一个输入；第二时钟分别连接第二时钟域电路的至少三个DFF的CK端及相应门控单元的另一个输入；两个门控单元的输出连接二输入或门的两个输入，二输入或门的输出端作为整个高频时钟无缝切换电路的输出；第一时钟域电路的与门接入select信号及第二时钟域电路最后一个DFF的QN端信号，第二时钟域电路的与门接入select信号经非门后的反信号及第一时钟域电路最后一个DFF的QN端信号。作为具体的技术方案，所述两个时钟域电路均包括四个级联的DFF。一种基于上述高频时钟无缝切换电路的切换方法，其特征在于，包括：将select信号与来自第二时钟域的最后一个DFF的QN输出信号做与操作，然后用第一时钟连续采样至少三拍输出；将select信号取反，与来自第一时钟域的最后一个DFF的QN输出信号做与操作，然后用第二时钟连续采样至少三拍输出；将第一时钟域的倒数第二个DFF的Q端输出和第一时钟送到一个门控单元中做门控，得到时钟信号clk1_gate，以及将第二时钟域的倒数第二个DFF的Q端输出和第二时钟送到另一个门控单元中做门控，得到时钟信号clk0_gate；将clk0_gate信号和clk1_gate信号做或操作，得到最终的输出时钟out_clk。作为具体的技术方案，所述将select信号与来自第二时钟域的最后一个DFF的QN输出信号做与操作后，用第一时钟连续采样四拍输出；所述将select信号取反，与来自第一时钟域的最后一个DFF的QN输出信号做与操作后，用第二时钟连续采样四拍输出。本专利技术的有益效果在于：(1)摒弃了传统的采用时钟上升下降沿采样进行时钟无缝切换的设计思想，提出一种新的只采用时钟单沿和采用门控单元的设计方案，电路结构简单；(2)该方案对切换的时钟源频率没有限制；(3)该方案在时钟源进行切换的时候将时钟拉低，没有任何毛刺产生，安全可靠；(4)该方案有利于后端PR(后端布局布线)实现，不需要额外增加任何约束。附图说明图1为一种现有的时钟无缝切换电路的构成图。图2为图1所示时钟无缝切换电路的时序图。图3为专利技术实施例提供的高速时钟无缝切换电路的构成图。图4为专利技术实施例提供的高速时钟无缝切换电路的时序图。具体实施方式如图3所示，本实施例提供的高频时钟无缝切换电路包括五个部分：clk1时钟域电路P1、clk0时钟域电路P2、门控单元P3(图中“LATCHcell”)、门控单元P4(图中“LATCHcell”)及二输入或门P5及非门。其中，clk1时钟域电路P1包括一个与门和四个DFF，其与门的输出连接第一个DFF的D端，第一个DFF的Q端连接第二个DFF的D端，第二个DFF的Q端连接第三个DFF的D端，第三个DFF的Q端连接第四个DFF的D端及门控单元P3的一个输入；clk1时钟分别连接四个DFF的CK端及门控单元P3的另一个输入。clk0时钟域电路P2同样包括一个与门和四个DFF，其与门的输出连接第一个DFF的D端，第一个DFF的Q端连接第二个DFF的D端，第二个DFF的Q端连接第三个DFF的D端，第三个DFF的Q端连接第四个DFF的D端及门控单元P4的一个输入；clk0时钟分别连接四个DFF的CK端及门控单元P4的另一个输入。ck1时钟域电路P1的与门的两个输入分别接select信号和来自clk0时钟域电路P2的第四个DFF输出信号QN3，ck0时钟域电路P2的与门的两个输入分别接select信号经非门后的信号和来自clk0时钟域电路P2的第四个DFF输出信号QN3。门控单元P3的输出和门控单元P4的输出连接二输入或门P5的两个输入，二输入或门P5的输出端作为整个高频时钟无缝切换电路的输出。上述高频时钟无缝切换电路的工作原理说明如下：第一部分的clk1时钟域电路P1，当select信号为1时选择将clk1gating打开的工作。具体为：将select信号与来自clk0时钟域电路P2的第四个DFF输出信号QN3做与操作，然后用clk1时钟连续采样4拍输出。第二部分的clk0时钟域电路P2，当select信号为0的时候选择将clk0gating打开。具体为：将select信号取反，与来自clk1时钟域电路P1的第四个DFF输出信号QN3做与操作，然后用clk0时钟连续采样四拍输出。第三部分和第四部分，将clk1时钟域的第三个DFF输出Q2和clk1时钟送到一个LATCHcell中做gating，得到时钟信号clk1_gate，以及将clk0时钟域的第三个DFF输出Q2和clk0时钟送到另一个LATCHcell中做gating，得到时钟信号clk0_gate。第五部分的二输入或门，将clk0_gate信本文档来自技高网...

【技术保护点】
一种高频时钟无缝切换电路，包括两个时钟域电路；其特征在于，还包括：两个门控单元、一个二输入或门及一个非门；两个时钟域电路均包括一个与门和至少三个级联的DFF，与门的输出连接第一个DFF的D端；两个时钟域电路各自倒数第二个DFF的Q端连接各自最后一个DFF的D端及相应一个门控单元的一个输入；第一时钟分别连接第一时钟域电路的至少三个DFF的CK端及相应门控单元的另一个输入；第二时钟分别连接第二时钟域电路的至少三个DFF的CK端及相应门控单元的另一个输入；两个门控单元的输出连接二输入或门的两个输入，二输入或门的输出端作为整个高频时钟无缝切换电路的输出；第一时钟域电路的与门接入select信号及第二时钟域电路最后一个DFF的QN端信号，第二时钟域电路的与门接入select信号经非门后的反信号及第一时钟域电路最后一个DFF的QN端信号。

【技术特征摘要】
1.一种高频时钟无缝切换电路，包括两个时钟域电路；其特征在于，还包括：两个门控单元、一个二输入或门及一个非门；两个时钟域电路均包括一个与门和至少三个级联的DFF，与门的输出连接第一个DFF的D端；两个时钟域电路各自倒数第二个DFF的Q端连接各自最后一个DFF的D端及相应一个门控单元的一个输入；第一时钟分别连接第一时钟域电路的至少三个DFF的CK端及相应门控单元的另一个输入；第二时钟分别连接第二时钟域电路的至少三个DFF的CK端及相应门控单元的另一个输入；两个门控单元的输出连接二输入或门的两个输入，二输入或门的输出端作为整个高频时钟无缝切换电路的输出；第一时钟域电路的与门接入select信号及第二时钟域电路最后一个DFF的QN端信号，第二时钟域电路的与门接入select信号经非门后的反信号及第一时钟域电路最后一个DFF的QN端信号。2.根据权利要求1所述的高频时钟无缝切换电路，其特征在于，所述两个时钟域电路均包括四个级联的DFF。3.一种基于权利要求1...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：珠海市一微半导体有限公司，
类型：发明
国别省市：广东,44