时钟生成电路和包括其的半导体集成电路装置制造方法及图纸

提供了具有偏斜校正功能的时钟生成电路和包括其的半导体集成电路装置。时钟选通电路包括：时钟选通电路，被配置为基于第一波形信号选通输入时钟信号以生成第一输出信号；触发器，被配置为接收所述输入时钟信号和所述第二波形信号，并生成第二输出信号，以及或电路，被配置为对所述第一输出信号和所述第二输出信号执行或操作，以生成周期是所述输入时钟信号周期的N倍的输出时钟信号。

Clock generation circuit and semiconductor integrated circuit device including the same

A clock generation circuit having a skew correction function and a semiconductor integrated circuit device including the same are provided. The clock gating circuit comprises a clock gating circuit is configured as a strobe input clock signal based on the first signal to generate a first output signal; trigger is configured to receive the input clock signal and the second signal, and generates a second output signal, and or circuit is configured to the the first output signal and the second output signal or operation cycle is to generate the input clock signal cycle N times the output clock signal.

【技术实现步骤摘要】
时钟生成电路和包括其的半导体集成电路装置相关申请的交叉引用本申请要求于2015年10月21日提交的韩国专利申请10-2015-0146933的优先权，其公开通过引用全部并入本文。
本专利技术构思的某些实施方案涉及具有偏斜校正(deskew)功能的时钟生成电路。本专利技术构思的其他实施例涉及诸如片上系统(SoC)、存储器装置、或处理器的包括具有偏斜校正功能的时钟生成电路的半导体集成电路(IC)装置。
技术介绍
诸如SoC、处理器或存储器装置的半导体IC通常需要一个或多个时钟信号。时钟分频器可被用来划分输入时钟信号的频率，以生成具有期望频率的时钟信号。不幸的是，时钟信号的分频可能会引入偏斜(skew)。偏斜可以被理解为期望的时钟信号的到达时间(例如，时钟转变、时钟上升沿、时钟下降沿等)和实际的时钟信号的到达时间之间的差。时钟分频器通常的特点是大潜伏期和差抖动特性。因此，通常需要偏斜校正电路通过消除或降低时钟信号的偏移来改善抖动特性。因此，典型的，与时钟分频器一起提供偏斜校正电路。不幸的是，偏斜校正时钟信号上升和下降沿两者所必需的电路目前需要大量的构成元素(例如，触发器)，并在其设计和操作上高度复杂。
技术实现思路
根据本专利技术构思的一些实施例，提供了一种时钟生成电路，包括：时钟选通电路，被配置为响应于输入时钟信号接收第一波形信号，并生成第一输出信号；触发器，被配置为接收输入时钟信号和第二波形信号并生成第二输出信号；以及或电路，被配置为对第一输出信号和第二输出信号执行或操作，以生成周期是输入时钟信号周期的N倍的输出时钟信号，其中“N”是正实数。根据本专利技术构思的一些实施例，提供了一种半导体集成电路装置，包括：时钟生成电路，被配置为接收输入时钟信号，并生成周期是输入时钟信号周期的N倍并具有上升沿和下降沿中的至少一个的偏斜被降低的输出时钟信号，其中N是正实数；以及逻辑电路，被配置为接收输出时钟信号，其中时钟生成电路包括：时钟选通电路，被配置为响应于输入时钟信号接收第一波形信号，并生成第一输出信号；第一触发器，被配置为响应于输入时钟信号延迟第二波形信号以生成第二输出信号；以及或电路，被配置为对第一输出信号和第二输出信号执行或操作以生成输出时钟信号。根据本专利技术构思的一些实施例，提供了一种时钟生成电路，包括：波形生成器，被配置为生成周期是输入时钟信号周期的N倍的第一波形信号和第二波形信号，其中N是正实数；时钟选通电路，被配置为基于输入时钟信号选通第一波形信号，以生成第一输出信号；触发器，被配置为接收输入时钟信号和第二波形信号，并生成第二输出信号；以及或电路，被配置为对第一输出信号和第二输出信号执行或操作以生成输出时钟信号。根据本专利技术构思的一些实施例，提供了一种时钟生成电路，包括：波形生成器，被配置为从输入时钟信号生成第一波形信号和第二波形信号；缓冲器，被配置为接收输入时钟信号，并生成缓冲的输入时钟信号；时钟选通电路，被配置为接收第一波形信号，响应于缓冲的输入时钟信号选通第一波形信号，并生成第一输出信号；触发器，被配置为接收缓冲的输入时钟信号和第二波形信号，并生成第二输出信号；以及或电路，被配置为对第一输出信号和第二输出信号执行或操作以生成输出时钟信号。附图说明通过参考附图描述详细的示例性实施例，本专利技术构思的上述和其他特征和优点将变得更加明显，其中：图1是根据本专利技术构思的一些实施例的时钟生成电路的电路图；图2是根据本专利技术构思的一些实施例的在图1中所示的时钟选通电路的电路图；图3是根据本专利技术构思的其它实施例的时钟生成电路的电路图；图4是根据本专利技术构思的一些实施例的在图3中所示的时钟生成电路的信号的波形时序图；图5是根据本专利技术构思的其他实施例的在图3中所示的时钟生成电路的信号的波形时序图；图6是根据本专利技术构思的其它实施例的时钟生成电路的电路图；图7是根据本专利技术构思的一些实施例的在图6中所示的时钟生成电路的信号的波形时序图；图8是图6中所示的时钟生成电路的变形例的电路图；图9是根据本专利技术构思的一些实施例的在图8中所示的时钟生成电路的信号的波形时序图；图10是根据本专利技术构思的一些实施例的包括时钟生成电路的半导体集成电路(IC)器件的框图；图11是包括本专利技术构思的其他实施例的包括时钟生成电路的半导体IC装置的框图；以及图12是根据本专利技术构思的一些实施例的包括SoC的电子系统400的框图。具体实施方式现在将参照附图描述本专利技术构思的一些额外的细节。本专利技术构思可能体现为许多不同形式，但是不应被解释为仅限于所示实施例。相反，提供这些实施例使得本公开将是彻底的和完整的，并且将充分地传达本专利技术构思的范围给本领域技术人员的技术人员。在整个书面说明和附图中，相同的参考数字和标记用于表示相同或相似的元件。应当理解，当元件被称为“连接”或“耦合”到另一元件时，它可以直接连接或耦合到另一元件或者可以存在中间元件。相反，当元件被称为被“直接连接”或“直接耦合”到另一元件时，不存在中间元件。如本文中所使用的，术语“和/或”包括一个或多个相关所列的项目的任意和所有组合，并且可以缩写为“/”。应当理解的是，尽管术语第一、第二等在这里可以用于描述各种元件，但是这些元件不应被这些术语限制。这些术语仅是用来区分一个元件与另一个。例如，第一信号可被称为第二信号，并且，类似地，第二信号可以称为第一信号，而不脱离本公开的教导。本文所用的术语仅用于描述具体实施方案的目的，并非意在限制本专利技术。如本文中所使用的，单数形式“一”、“一个”和“该”也意图包括复数形式，除非上下文另外明确指出。还应该理解，当在本说明书中使用术语“包括”和/或“包括了”，或“包含”和/或“包含了”时，指定特征、区域、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、区域、整数、步骤、操作、元件、组件和/或其组合的存在或附加。除非另有定义，本文使用的所有术语(包括技术和科学术语)具有如本专利技术所属的领域中的普通技术人员通常所理解的相同的含义。还应理解，例如那些在常用字典中定义的术语，应当被解释为具有与它们在相关领域和/或本申请的上下文中的含义一致的含义，并且将不会在被解释为理想化的或过于正式的意义，除非在此明确定义。图1是示出了根据本专利技术构思的一些实施例的时钟生成电路100A的电路图。图2是进一步示出了图1的时钟选通电路110的电路图示例。参照图1和图2，时钟生成电路100A包括时钟选通电路110、触发器120、以及或电路130。时钟选通电路110接收输入时钟信号CLKIN和第一波形信号PH0并生成第一输出信号S1。这里，时钟选通电路110可以基于第一波形信号PH0仅在特定时间段期间输出输入时钟信号CLKIN作为第一输出信号S1，使得输入时钟信号CLKIN“被第一波形信号PH0选通”以生成第一输出信号S1。例如，时钟选通电路110可锁存第一波形信号PH0并在其中输入时钟信号CLKIN的第一逻辑电平(例如，“低”电平)为低的“低周期”对第一波形信号PH0和输入时钟信号CLKIN执行与操作，并还可以在其中输入时钟信号CLKIN的第二逻辑电平(例如，“高”电平)为高的“高周期”对先前锁存的第一波形信号PH0和输入时钟信号CLKIN执行与操作，以生成第一输出信号S1。如图2所示，在一个例子中时钟选本文档来自技高网...

【技术保护点】
一种时钟生成电路，包括：时钟选通电路，被配置为响应于输入时钟信号接收第一波形信号并生成第一输出信号；触发器，被配置为接收所述输入时钟信号和第二波形信号并生成第二输出信号；以及或(OR)电路，被配置为对所述第一输出信号和所述第二输出信号执行或(OR)操作，以生成具有是输入时钟信号周期的N倍的周期的输出时钟信号，其中“N”是正实数。

【技术特征摘要】
2015.10.21 KR 10-2015-01469331.一种时钟生成电路，包括：时钟选通电路，被配置为响应于输入时钟信号接收第一波形信号并生成第一输出信号；触发器，被配置为接收所述输入时钟信号和第二波形信号并生成第二输出信号；以及或(OR)电路，被配置为对所述第一输出信号和所述第二输出信号执行或(OR)操作，以生成具有是输入时钟信号周期的N倍的周期的输出时钟信号，其中“N”是正实数。2.如权利要求1所述的时钟生成电路，所述时钟选通电路包括：锁存器，被配置为响应于所述输入时钟信号锁存第一波形信号；以及与(AND)元件，被配置为对锁存器的输出信号和所述输入时钟信号执行与(OR)操作。3.如权利要求1所述的时钟生成电路，还包括：波形生成器，被配置为响应于所述输入时钟信号生成所述第一波形信号和所述第二波形信号。4.如权利要求3所述的时钟生成电路，其中，所述波形生成器把输入时钟信号的频率除N，以生成周期是输入时钟信号周期的N倍并具有相同的占空比的第一波形信号和第二波形信号。5.如权利要求4所述的时钟生成电路，其中，N是偶数，并且所述时钟生成电路偏斜校正输出时钟信号的上升沿和下降沿中的任一个。6.如权利要求3所述的时钟生成电路，其中，所述波形生成器把输入时钟信号的频率除以N，以生成周期是输入时钟信号周期的N倍并具有不同占空比的第一波形信号和第二波形信号。7.如权利要求6所述的时钟生成电路，其中，N是奇数，并且所述时钟生成电路偏斜校正输出时钟信号的上升沿和下降沿两者。8.如权利要求1所述的时钟生成电路，其中，所述第一波形信号和第二波形信号是所述第二输出信号的反相版本。9.如权利要求8时钟所述的时钟生成电路，其中，所述触发器包括：时钟端，被配置为接收所述输入时钟信号；输入端，被配置为接收所述第二波形信号；正输出端，被配置为输出第二输出信号；以及负输出端，被配置为输出第二输出信号的反相版本，并且负输出信号的输出信号被提供作为所述第一波形信号和第二波形信号。10.如权利要求8所述的时钟生成电路，其中，所述时钟生成电路在重置周期期间响应于重置信号通过并输出所述输入时钟信号作为输出时钟信号。11.如权利要求1所述的时钟生成电路，还包括：第二触发器，被配置为延迟时钟停止请求信号，以生成时钟停止响应信号；以及逻辑运算元件，被配置为基于所述时钟停止请求信号生成所述第一波形信号和第二波形信号。12.一种半导体集成电路装置，包括：时钟生成电路，被配置为接收输入时钟信号，并生成周期是输入时钟信号的周期的N倍并具有上升沿和下降沿中的至少一个的偏斜降低的输出时钟信号，其中N为...

【专利技术属性】
技术研发人员：宋陈煜，朴琫一，李宰坤，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR