台面10G的PIN的掩埋结构制造技术

本实用新型专利技术提供了一种台面10G的PIN的掩埋结构，包括在掺Fe的半绝缘InP衬底上依序生长有InP缓冲层、N+型InP层、InGaAs吸收层、P+型InP层、P+型InGaAsP层和P+型InGaAs层，该掺Fe的半绝缘InP衬底上依序生长的该缓冲层、N+型InP层、InGaAs吸收层、P+型InP层、P+型InGaAsP层和P+型InGaAs层构成了阶梯层台面，在该阶梯层台面的侧壁上掩埋生长有掺Fe半绝缘InP层以及在该掺Fe半绝缘InP层上生长有保护该掺Fe半绝缘InP层的SiO2钝化层。本实用新型专利技术利于台面上制作电极，制成的电极结合力强，不脱落，抗拉力强，电接触可靠性高，暗电流低，可以避免产生寄生效应，使用时可降低能耗、延长寿命，且制作过程方便，工艺过程重复性好且能保证精确控制。

【技术实现步骤摘要】
台面10G的PIN的掩埋结构
本技术涉及光电
，尤其涉及一种台面10G的PIN的掩埋结构。
技术介绍
现有技术中的台面PIN钝化结构，采用较多的钝化方式主要包括以下几种：1．采用BCB覆盖形成钝化层，即在刻蚀形成的台面上涂上一层BCB胶然后进行匀胶处理，再进入曝光外理；完成上述步骤后将台面PIN放入到高温退火炉中进入最后的固化，其缺点在于即使通过该方法能获得较低暗电流，由于n面电极是覆盖在BCB钝化层上，且由于BCB胶是高分子聚合物，在制成芯片器件的过程中，会引入金丝打线工艺，打线过程中存在一定应力，使得电极局部会出现塌陷或是断裂，成品率提不到保障，无法应用到大批量生产。2．采用PECVD生长工艺，生长SiO2/SiNx钝化层等，其缺点在于形成台面本身晶格材料常数与SiO2/SiNx大不同，存在一定应力，较难形成匹配，而晶格缺陷导致的直接后果是漏电流偏大，同时SiO2/SiNx的生长会引入氧化从而导致侧壁材料氧化，进一步劣化了暗电流。3．磁控溅射Al2N3的办法，由于过程中重复性得不到保证，极少应用于产品的开发和大批量生产过程中。4．Spin-Coating钝化层的办法，早期的Spin-Coating主要用聚酰亚胺（Polimide）来实现，其缺点在于即使通过该方法能获得较低暗电流后，往往无法维持较长的使用时间。随着老化实验的进行，劣化现象严重。同时由于聚酰亚胺的电特性欠佳，制成的芯片器件以外的寄生效应如电容比较明显。因此，有必要设计一种新的台面10G的PIN的掩埋结构，以解决上述问题。
技术实现思路
本技术的目的在于提供一种台面10G的PIN的掩埋结构，旨在用于解决现有的台面PIN钝化结构导致的电极易损坏、无法保证低暗电流、重复性不好以及易产生寄生效应的问题。本技术是这样实现的：本技术提供一种台面10G的PIN的掩埋结构，包括在掺Fe的半绝缘InP衬底上依序生长有InP缓冲层、N+型InP层、InGaAs吸收层、P+型InP层、P+型InGaAsP层和P+型InGaAs层，该掺Fe的半绝缘InP衬底上依序生长的该缓冲层、N+型InP层、InGaAs吸收层、P+型InP层、P+型InGaAsP层和P+型InGaAs层构成了阶梯层台面，在该阶梯层台面的侧壁上掩埋生长有掺Fe半绝缘InP层以及在该掺Fe半绝缘InP层上生长有保护该掺Fe半绝缘InP层的SiO2钝化层。进一步地，所述的阶梯层台面为两侧壁构成的的正阶梯形台面。进一步地，所述的掺Fe半绝缘InP层覆盖该阶梯层台面全部侧壁区域。进一步地，所述阶梯层台面的刻蚀深度为600~1000纳米。与现有技术相比，本技术具有以下有益效果：本技术提供的这种台面10G的PIN的掩埋结构，通过在该阶梯层台面的侧壁上掩埋生长掺Fe半绝缘InP层，可以填平台面刻蚀形成的凹坑，使得在掩埋时台面侧壁界面较为光滑，缺陷少，利于台面上制作电极，制成的电极结合力强，不脱落，抗拉力强，电接触可靠性高，暗电流低，通过掺Fe半绝缘InP层中的Fe掺杂可以避免衬底产生寄生效应，本技术使用时可降低能耗、延长寿命，且制作过程方便，工艺过程重复性好且能保证精确控制。附图说明图1是本实施例中生长后台面10GPIN外延片的截面结构示意图。图2是图1经过台面形成工艺后外延片的截面结构示意图。图3是图2进行Fe-InP掩埋工艺后外延片的截面结构示意图。图4是图3进行钝化层SiO2生长后外延片的截面结构示意图。具体实施方式下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本技术保护的范围。如图1所示，本技术实施例提供一种台面10G的PIN的掩埋结构，包括在掺Fe的半绝缘InP衬底80上依序生长有InP缓冲层70、N+型InP层60、InGaAs吸收层40、P+型InP层30、P+型InGaAsP层20和P+型InGaAs层10，其中：该掺Fe的半绝缘InP衬底80通过Fe掺杂来有效增加阻抗，避免衬底产生寄生效应；该缓冲层70更好的匹配了掺Fe的半绝缘InP衬底80和N+型InP层60的晶格常数，并在两者浓度差异上起到过度作用，以此确保外延片生长质量；N+型InP层60为正电位接入口，为使金属电极和器件形成良好的欧姆接触，尽量采取高浓度的S掺杂InP，进而以最大限度地降低器件在高速信号工作时的功耗；该P+型InGaAs层10为负电位接入口，为让为金属电极和器件形成良好的欧姆接触，尽量采用高浓度的Zn掺杂InP，进而以最大限度地降低器件在高速信号工作时的功耗，同时常温下InP禁带带隙宽度1.35eV大于或者相对于In0.52Ga0.47P禁带带隙宽度，以及非故意掺杂InGaAs吸收层40，有效的提高的器件的光响应度Re>=0.9A/W。该掺Fe的半绝缘InP衬底80上依序生长的该缓冲层70、N+型InP层60、InGaAs吸收层40、P+型InP层30、P+型InGaAsP层20和P+型InGaAs层10构成了阶梯层台面，在该阶梯层台面的侧壁上掩埋生长有掺Fe半绝缘InP层50以及在该掺Fe半绝缘InP层50上生长有保护该掺Fe半绝缘InP层50的SiO2钝化层90。所述的阶梯层台面为两侧壁构成的的正阶梯形台面。所述的掺Fe半绝缘InP层50覆盖该阶梯层台面全部侧壁区域。所述阶梯层台面的刻蚀深度为600~1000纳米。在台面制成中，先采用反应离子刻蚀技术刻蚀如图1中台面10GPIN外延片，然后利用化学腐蚀方法湿法选择性腐蚀技术对一次外延片进行刻蚀，形成如图2所示的台面结构，蚀刻深度为600~1000纳米，形成侧壁台面的形状；在台面掩埋生长过程中，在高温及有PH3磷烷气体保护条件通过选择性生长技术在台面结构上生长掺Fe半绝缘InP层50，生长掺Fe半绝缘InP层50后的外延片如图3所示；最后在该掺Fe半绝缘InP层50上生长保护该掺Fe半绝缘InP层50的SiO2钝化层90，进行钝化层SiO2生长后外延片的结构如图4所示。综上所述，本技术提供的这种台面10G的PIN的掩埋结构，通过在该阶梯层台面的侧壁上掩埋生长掺Fe半绝缘InP层，可以填平台面刻蚀形成的凹坑，使得在掩埋时台面侧壁界面较为光滑，缺陷少，利于台面上制作电极，制成的电极结合力强，不脱落，抗拉力强，电接触可靠性高，暗电流低，通过掺Fe半绝缘InP层中的Fe掺杂可以避免衬底产生寄生效应，本技术使用时可降低能耗、延长寿命，且制作过程方便，工艺过程重复性好且能保证精确控制。以上所述仅为本技术的较佳实施例而已，并不用以限制本技术，凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。本文档来自技高网...

【技术保护点】
一种台面10G的PIN的掩埋结构，包括在掺Fe的半绝缘InP衬底上依序生长有InP缓冲层、N+型InP层、InGaAs吸收层、P+型InP层、 P+型InGaAsP层和P+型InGaAs层，其特征在于：该掺Fe的半绝缘InP衬底上依序生长的该缓冲层、N+型InP层、InGaAs吸收层、P+型InP层、 P+型InGaAsP层和P+型InGaAs层构成了阶梯层台面，在该阶梯层台面的侧壁上掩埋生长有掺Fe半绝缘InP层以及在该掺Fe半绝缘InP层上生长有保护该掺Fe半绝缘InP层的SiO2钝化层。

【技术特征摘要】
1.一种台面10G的PIN的掩埋结构，包括在掺Fe的半绝缘InP衬底上依序生长有InP缓冲层、N+型InP层、InGaAs吸收层、P+型InP层、P+型InGaAsP层和P+型InGaAs层，其特征在于：该掺Fe的半绝缘InP衬底上依序生长的该缓冲层、N+型InP层、InGaAs吸收层、P+型InP层、P+型InGaAsP层和P+型InGaAs层构成了阶梯层台面，在该阶梯层台面的侧壁上掩埋生长有掺Fe半绝缘InP层...

【专利技术属性】
技术研发人员：吴瑞华，唐琦，
申请(专利权)人：武汉光安伦光电技术有限公司，
类型：新型
国别省市：湖北,42