用于多裸片封装中通信的方法和电路技术

各种实施例涉及用于多裸片集成电路(IC)封装上的裸片间通信的电路和方法。根据实施例，IC封装(200,400)包括具有多个通信电路的第一半导体裸片(208,400)，通信电路用于在封装的相应数据端子(218)上传送数据。封装还包括具有N个触点(140,206)的第二半导体裸片(102,410)，触点用于将数据传入和传出半导体裸片。第二半导体裸片(102,410)包括可编程逻辑电路(110,412)，其被配置为与封装的一个或多个其它半导体裸片通信M个并行数据信号，其中M>N。第二半导体裸片还包括多个串行器电路(130,414)，每个串行器电路被配置为串行化来自多个M条信号线(120,416)的相应子集的数据，以生成串行数据并将所述串行数据提供给触点(140,206)中相应的一个触点。

【技术实现步骤摘要】
【国外来华专利技术】用于多裸片封装中通信的方法和电路
本专利技术总体涉及数据通信，具体涉及多裸片集成电路(IC)封装的裸片之间的数据通信。
技术介绍
可编程逻辑器件(PLD)是一种为人熟知的可编程IC，其可被编程为执行特定的逻辑功能。一种类型的PLD，现场可编程门阵列(FPGA)通常包括可编程片阵列。这些可编程片包括各种类型的逻辑块，所述逻辑块可以包括例如输入/输出块(IOB)、可配置逻辑块(CLB)、专用随机存取存储器块(BRAM)、乘法器、数字信号处理块(DSP)、处理器、时钟管理器、延迟锁相环(DLL)、总线或网络接口(如高速外围组件互连(PCIe)和以太网)等。每个可编程片通常包括可编程互连和可编程逻辑。可编程互连通常包括大量由可编程互连点(PIP)互连的不同长度的互连线。可编程逻辑使用可包括例如函数发生器、寄存器、算术逻辑等的可编程元件来实现用户设计的逻辑。可编程互连和可编程逻辑通常通过将配置数据流加载到定义如何配置可编程元件的内部配置存储器单元来编程。配置数据可以通过外部设备从存储器(例如从外部PROM)中读取或写入FPGA。然后，各个存储单元的集合状态决定了FPGA的功能。
技术实现思路
各种示例性实施例涉及用于多裸片IC封装上的裸片间通信的电路和方法。根据一个示例性实施例，IC包括具有M条信号线的第一半导体裸片和在该半导体裸片上的逻辑电路。所述逻辑电路被配置为通过M条信号线与通信地耦接到所述第一半导体裸片的一个或多个半导体裸片通信M个数据信号。IC还包括第一半导体裸片上的多个触点。所述多个触点包括至少N个触点，其中N小于M。半导体裸片上的多个串行器电路每个都被配置为串行化来自所述M条信号线的相应子集的数据以生成串行数据。每个串行器电路将串行数据提供给所述触点中相应的一个触点。可选地，该装置还包括一个或多个半导体裸片。所述的一个或多个半导体裸片和第一半导体裸片可以被设置在具有一组用于与IC封装互相通信数据的数据端子的集成电路(IC)封装中。包括在所述一个或多个半导体裸片中的第二半导体裸片包括多个通信电路，每个通信电路被配置为通过该组数据端子中相应的一个端子通信数据。可选地，第一半导体裸片还包括多个解串器电路，每个解串器电路被配置为从所述触点中相应的一个触点接收串行数据，以及生成解串数据，并将解串数据分配到M条信号线中相应的多条信号线。可选地，第二半导体裸片的多个通信电路中的至少一个被耦接以从所述信号路径中相应的一个信号路径接收串行数据，并且被配置为通过该组组数据端子中相应的一个数据端子发送串行数据。可选地，第二半导体裸片还包括解串器电路，所述解串器电路被耦接以通过所述信号路径中相应的一条信号路径从第一半导体裸片接收串行数据，并且被配置为解串该串行数据以生成一组并行数据信号，并将该组并行数据信号中的每个数据信号提供给所述多个通信电路中相应的通信电路，其中相应通信电路被配置为在数据端子中相应的一个端子上发送所述数据信号。可选地，第二半导体裸片的多个通信电路中的至少一个通信电路被配置为对从相应的数据端子接收的信号进行解调，以生成包括串行数据的解调信号，并通过信号路径中的一条信号路径发送解调信号到逻辑电路。可选地，多个通信电路中的两个或更多个通信电路，每个都被配置为对从相应数据端子接收的相应信号进行解调以生成相应的解调信号，并且第二半导体裸片还包括串行器电路，其被配置为串行化由多个通信电路中的两个或更多个通信电路生成的解调信号，以生成相应的串行信号，并且通过信号路径中的一条信号路径将相应的串行信号发送到第一半导体裸片。可选地，第一半导体裸片包括具有第一光刻工艺尺寸的多个可编程逻辑资源，第二半导体裸片的电路具有大于第一光刻工艺尺寸的第二光刻工艺尺寸。可选地，IC封装还包括IC封装中的衬底和衬底上的中介层(interposer)，中介层被配置为将第二半导体裸片的每个触点耦接到所述多个半导体裸片中的另一个半导体裸片的相应触点。可选地，IC封装还包括在衬底上的一个或多个布线层，布线层被配置为将第二半导体裸片的每个触点耦接到所述多个半导体裸片中的另一个半导体裸片的相应触点。可选地，第一半导体裸片具有等于X平方单位的面积，每个触点位于包括第一半导体裸片的X平方单位中的Y平方单位的相应接触区域中，所述N个触点的数量小于或等于X/Y。还公开了一种用于多裸片IC封装中的裸片间通信的方法。在IC封装的第一半导体裸片上使用逻辑电路，通过第一半导体裸片上的M条信号线与IC封装的其它裸片并行通信M个数据信号。对于第一半导体裸片上的多个串行器电路中的每个串行器电路，M个数据信号的相应第一子集被串行化以生成相应的第一串行数据信号。相应的第一串行数据信号被提供给第一半导体裸片的N个触点中相应的一个触点，其中N<M。对于第一半导体裸片上的多个解串器电路中的每个解串器电路，N个触点中的一个触点上的相应的第二串行数据信号被解串以生成M个并行数据信号的相应第二子集。相应第二子集的数据信号被提供给M条信号线中的相应的信号线。可选地，该方法还包括将来自N个触点中相应的一个触点的第一串行数据信号提供给IC封装的第二半导体裸片。可选地，将第一串行数据信号提供给第二半导体裸片包括通过中介层将第一串行数据信号传送给第二半导体裸片。可选地，将第一串行数据信号提供给第二半导体裸片包括通过IC封装的衬底上的信号线通信第一串行数据信号。可选地，该方法还包括在第二半导体裸片上使用通信电路，并通过IC封装的外部数据端子发送第一串行数据信号。可选地，该方法还包括在第二半导体裸片上使用解串器电路，解串第一串行数据信号以生成多个并行数据信号，并在第二半导体裸片上使用相应通信电路，通过IC封装的相应数据端子发送所述多个并行数据信号。可选地，该方法还包括：在第二半导体裸片上使用串行器电路串行化来自多个数据端子的数据信号，以生成用于第一半导体裸片上的多个解串器电路中的一个解串器电路的相应的第二串行数据信号。可选地，使用具有第一工艺尺寸的光刻形成第一半导体裸片的电路，并且使用具有大于第一工艺尺寸的第二工艺尺寸的光刻形成第二半导体裸片的电路。第一半导体裸片可以具有等于X平方单位的面积，并且N个触点中的每个触点位于相应的接触区域中，所述相应的接触区域大于第一半导体裸片的(X/M)平方单位。根据一个示例性实施例，IC封装包括衬底和被耦接到衬底的一组数据端子，该组数据端子用于将数据传入和传出所述IC封装。IC封装包括具有用于在IC封装的相应数据端子上传送数据的多个通信电路的第一半导体裸片。IC封装还包括具有N个触点的第二半导体裸片，所述N个触点用于将数据传入和传出第二半导体裸片。第二半导体裸片包括逻辑电路，其被配置为与封装的一个或多个其它半导体裸片并行地传送M个数据信号，其中M>N。第二半导体裸片还包括多个串行器电路，每个串行器电路被配置为串行化来自M个数据信号中的多个数据信号的相应子集的数据，以生成串行数据，并将串行数据提供给N个触点中相应的一个触点。其他特征将通过考虑以下具体实施方式和所附权利要求而得以了解。附图说明在阅读以下详细描述并参考附图之后，该方法和电路的各个方面和特征将变得明显，其中：图1示出了被配置为使用较少数量的触点进行多个数据信号的裸片间通信的示例性半导体裸片；本文档来自技高网...

【技术保护点】
一种装置，其特征在于，所述装置包括：第一半导体裸片；所述第一半导体裸片上的M条信号线；所述第一半导体裸片上的逻辑电路，所述逻辑电路被配置为通过所述M条信号线与一个或多个半导体裸片通信M个数据信号，所述一个或多个半导体裸片被通信地耦接到所述第一半导体裸片；所述第一半导体裸片上的多个触点，所述多个触点包括至少N个触点，其中N个触点的数量小于M条信号线的数量，并且每个触点通过相应的信号路径被耦接到所述一个或多个半导体裸片中的另一个触点；以及所述第一半导体裸片上的多个串行器电路，每个所述串行器电路都被配置为串行化来自所述M条信号线中的相应子集的数据以生成串行数据，并将所述串行数据提供给所述触点中的相应一个触点。

【技术特征摘要】
【国外来华专利技术】2015.03.31 US 14/674,3211.一种装置，其特征在于，所述装置包括：第一半导体裸片；所述第一半导体裸片上的M条信号线；所述第一半导体裸片上的逻辑电路，所述逻辑电路被配置为通过所述M条信号线与一个或多个半导体裸片通信M个数据信号，所述一个或多个半导体裸片被通信地耦接到所述第一半导体裸片；所述第一半导体裸片上的多个触点，所述多个触点包括至少N个触点，其中N个触点的数量小于M条信号线的数量，并且每个触点通过相应的信号路径被耦接到所述一个或多个半导体裸片中的另一个触点；以及所述第一半导体裸片上的多个串行器电路，每个所述串行器电路都被配置为串行化来自所述M条信号线中的相应子集的数据以生成串行数据，并将所述串行数据提供给所述触点中的相应一个触点。2.根据权利要求1所述的装置，其特征在于，所述装置还包括所述一个或多个半导体裸片；其中所述一个或多个半导体裸片和所述第一半导体裸片被布置在集成电路(IC)封装中，所述IC封装具有用于将数据传入和传出所述IC封装的一组数据端子；并且其中包括在所述一个或多个半导体裸片中的第二半导体裸片包括多个通信电路，每个所述通信电路都被配置为通过该组数据端子中的相应一个数据端子进行数据通信。3.根据权利要求2所述的装置，其特征在于，所述第一半导体裸片还包括多个解串器电路，每个所述解串器电路都被配置为从所述触点中的相应一个触点接收串行数据，以生成解串数据，并将所述解串数据分配到所述M条信号线中相应的多条信号线。4.根据权利要求2所述的IC封装，其特征在于，所述第二半导体裸片的多个通信电路中的至少一个通信电路被耦接以从所述信号路径中相应的一条信号路径接收串行数据，并且被配置为通过该组数据端子中的相应一个端子发送所述串行数据。5.根据权利要求2所述的IC封装，其特征在于，所述第二半导体裸片还包括解串器电路，所述解串器电路被耦接以通过所述信号路径中相应的一条信号路径从所述第一半导体裸片接收所述串行数据，并且所述解串器电路被配置为：解串所述串行数据以生成一组并行数据信号；并且将该组并行数据信号中的每个数据信号提供给所述多个通信电路中相应通信电路，其中所述相应通信电路被配置为在所述数据端子中的相应一个端子上发送所述数据信号。6.根据权利要求2所述的IC封装，其特征在于，所述第二半导体裸片的多个通信电路中的至少一个通信电路被配置为：解调从所述相应数据端子接收到的信号，以生成包括串行数据的解调信号；并且通过所述信号路径中相应的一条信号路径将所述解调信号发送给所述逻辑电路。7.根据权利要求2所述的IC封装，其特征在于：所述多个通信电路中的两个或更多个都被配置为对从所述相应数据端子接收的相应信号进行解调，以生成相应的解调信号；以及所述第二半导体裸片还包括串行器电路，所述串行器电路被配置为将由所述多个通信电路中的两个或更多个通信电路生成的解调信号串行化以生成相应的串行信号，并且通过所述信号路径中的一条信号路径将所述相应的串行信号发送给所述第一半导体裸片。8.根据权利要求2所述的IC封装，其特征在...

【专利技术属性】
技术研发人员：J·卡普，V·奇里弗，
申请(专利权)人：赛灵思公司，
类型：发明
国别省市：美国,US