半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法，其用于提高半导体器件的可靠性。在以离子注入的方式向被元件隔离部(STI)包围的半导体衬底(SB)注入阈值控制用的n型杂质的工序中，抗蚀图案(RN1)形成为将形成于元件隔离部(STI)的与SOI层(SL)的边界部的凹陷(DI)覆盖。由此，由于n型杂质未以离子注入的方式被注入至凹陷(DI)，所以在清洗等工序中不会使凹陷(DI)的蚀刻速率加快，能够抑制蚀刻。其结果是，由于能够防止BOX层(BX)变薄，所以能够防止BOX层(BX)的TDDB特性变差。

Manufacturing method of semiconductor device

The invention provides a method for manufacturing a semiconductor device for improving the reliability of a semiconductor device. To be in isolation by the ion implantation method (STI) surrounded by a semiconductor substrate (SB) injection control n type impurity with step threshold, the resist pattern (RN1) formation will be formed in the element isolation Department (STI) and SOI (SL) at the boundary of the sag (DI cover). Therefore, because the N impurity is not injected into the DI by ion implantation, the etching rate of the DI will be accelerated and the etching can be suppressed in the cleaning process. As a result, the TDDB characteristics of the BOX layer (BX) can be prevented because the BOX layer (BX) can be prevented from being thinned.

【技术实现步骤摘要】
半导体器件的制造方法
本专利技术涉及一种半导体器件的制造方法，该制造方法能够良好地应用于制造使用了例如SOTB(SilicononThinBuriedOxide：薄埋氧化物上硅)衬底的半导体器件。
技术介绍
在日本特开2014-236097号公报(专利文献1)中记载了如下的技术，即，以使形成于SOI(SiliconOnInsulator：绝缘硅)衬底上部的SOI层上的外延层覆盖与SOI层相邻的元件隔离区域的上表面的端部的方式，以宽的宽度形成该外延层。专利文献1：日本特开2014-236097号公报SOTB衬底由半导体衬底、形成于半导体衬底上的BOX(BuriedOxide：掩埋氧化物)层及形成于BOX层上的SOI层构成。但是存在如下的问题：BOX层和SOI层的厚度各是例如10～20nm，因此，若在元件隔离部的与SOI层的边界部形成有凹陷(divot)，则BOX层会变薄，在BOX层的端部发生电场集中的现象，BOX层的TDDB(TimeDependentDielectricBreakdown：经时电介质击穿)特性变差。
技术实现思路
本专利技术是鉴于上述问题而提出的，其目的在于提供一种能够提本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，包括：(a)工序，准备SOI衬底，该SOI衬底具有半导体衬底、所述半导体衬底上的第一绝缘膜及所述第一绝缘膜上的第一半导体层；(b)工序，在所述第一半导体层和所述第一绝缘膜形成了开口部之后，在所述开口部下方的所述半导体衬底形成槽；(c)工序，形成元件隔离部，该元件隔离部由被埋入至所述开口部和所述槽的内部的第二绝缘膜构成；(d)工序，以抗蚀图案作为掩膜，经由所述第一半导体层和所述第一绝缘膜，以离子注入的方式向被所述元件隔离部包围的所述半导体衬底注入第一杂质，在所述半导体衬底形成半导体区域；(e)工序，在去除了所述抗蚀图案之后，在所述第一半导体层上形成栅极绝缘膜...

【技术特征摘要】
2016.04.20 JP 2016-0844211.一种半导体器件的制造方法，其特征在于，包括：(a)工序，准备SOI衬底，该SOI衬底具有半导体衬底、所述半导体衬底上的第一绝缘膜及所述第一绝缘膜上的第一半导体层；(b)工序，在所述第一半导体层和所述第一绝缘膜形成了开口部之后，在所述开口部下方的所述半导体衬底形成槽；(c)工序，形成元件隔离部，该元件隔离部由被埋入至所述开口部和所述槽的内部的第二绝缘膜构成；(d)工序，以抗蚀图案作为掩膜，经由所述第一半导体层和所述第一绝缘膜，以离子注入的方式向被所述元件隔离部包围的所述半导体衬底注入第一杂质，在所述半导体衬底形成半导体区域；(e)工序，在去除了所述抗蚀图案之后，在所述第一半导体层上形成栅极绝缘膜；以及(f)工序，在所述栅极绝缘膜上形成栅电极，所述抗蚀图案形成为覆盖所述元件隔离部的上表面及所述元件隔离部与所述第一半导体层的边界。2.如权利要求1所述半导体器件的制造方法，其特征在于，所述抗蚀图案形成为在距所述边界在所述第一半导体层方向上0nm以上且5nm以下的范围内覆盖所述第一半导体层。3.如权利要求1所述半导体器件的制造方法，其特征在于，所述(d)工序包括：(d1)工序，以所述抗蚀图案作为掩膜，以离子注入的方式注入所述第一杂质，在俯视时被所述元件隔离部包围的所述半导体衬底的中央部形成第一半导体区域；以及(d2)工序，以所述抗蚀图案作为掩膜，沿倾斜方向以离子注入的方式注入所述第一杂质，在俯视时被所述元件隔离部包围的所述半导体衬底的端部形成第二半导体区域。4.如权利要求3所述半导体器件的制造方法，其特征在于，所述抗蚀图案形成为距所述边界在所述第一半导体层方向上离开5nm以上，覆盖所述第一半导体层。5.如权利要求1所述半导体器件的制造方法，其特征在于，所述第一杂质是砷或者磷。6.如权利要求1所述半导体器件的制造方法，其特征在于，所述第一绝缘膜的厚度是10nm以上且20...

【专利技术属性】
技术研发人员：吉田哲也，伊藤哲大，大形公士，青野英树，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP