防止自掺杂效应的方法技术

本发明专利技术提供一种防止自掺杂效应的方法，包括：提供半导体衬底，部分所述半导体衬底的表面形成有具有掺杂离子的埋层；在所述半导体衬底上形成第一牺牲层，以使所述埋层中的掺杂离子向所述第一牺牲层中扩散；去除所述埋层上的所述第一牺牲层；依次在所述埋层上形成第一外延层和第二牺牲层，所述埋层中的掺杂离子向所述第一外延层以及所述第二牺牲层中扩散；刻蚀所述第二牺牲层、所述第一外延层以及剩余的部分所述第一牺牲层，保留所述埋层上的所述第一外延层；在所述第一外延层上形成第二外延层。本发明专利技术中，能够防止自掺杂效应对外延过程的影响，改善工艺条件。

Method for preventing self doping effect

The invention provides a method for preventing the self doping effect includes: providing a semiconductor substrate, a buried layer is formed on the surface of the ion doped portion of the semiconductor substrate; forming a first sacrificial layer on the semiconductor substrate, the ion doped buried layer to the first sacrificial layer diffusion; the buried layer on the first sacrificial layer removal; in turn the first epitaxial layer and buried second layer of sacrificial layer is formed on the buried layer in the doped ion diffusion to the first epitaxial layer and the second sacrificial layer; etching the sacrificial layer second, wherein the first epitaxial layer and the remaining portion of the first sacrificial layer, the buried layer on the first epitaxial layer; the second epitaxial layer is formed on the first epitaxial layer. The invention can prevent the influence of self doping effect on the epitaxy process and improve the technological conditions.

【技术实现步骤摘要】
防止自掺杂效应的方法
本专利技术涉及半导体制造
，尤其涉及一种防止自掺杂效应的方法。
技术介绍
硅外延在双极器件、CMOS、硅基BiCMOS和锗硅BiCMOS等器件中有着广泛的应用。电阻率是外延层的主要特性参数之一，对半导体器件的性能有重要的影响，因此外延层电阻率的均匀性对其应用至关重要。外延层电阻率的调节通过在其中掺入杂质来实现，如p型外延通常掺入硼(B)，n型外延通常掺入磷(P)或砷(As)，掺入杂质的多少决定了电阻率的大小。但是，外延过程中还存在有自掺杂现象，自掺杂效应(Auto-dopingeffect)是外延生长过程中在外延层掺入了非故意掺杂物(non-intentionaldoping)，其对外延层载流子的分布、电阻率大小及均匀性、以及器件的最终性能将造成很大的不良影响。自掺杂效应通常又分为宏观自掺杂和微观自掺杂，宏观自掺杂是外延过程中腔体内部件如腔壁的杂质扩散到生长的外延层中；微观自掺杂是外延过程中，重掺杂的衬底或衬底里注入区的杂质外扩散至生长的过渡区气流中，然后再随着外延生长掺入外延层，例如，图1中所示，在衬底10中形成掺杂的埋层20，在外延层30生长的过程中，埋层20中的掺杂离子会掺入外延层30中。对于宏观自掺杂现象，为了抑制自掺杂效应，通常采用卤化氢(如氯化氢HCl)清洗腔壁后在腔壁淀积本征层或低掺杂层；对于微观自掺杂现象，为了抑制自掺杂效应，重掺杂的衬底通常采用低温氧化膜(LTO)背封。但是对于微观自掺杂现象，衬底中的杂质或注入区的杂质在外延生长的高温过程中仍然会从硅片的正面外扩散，成为自掺杂现象的杂质源。
技术实现思路
本专利技术的目的在于，提供一种防止自掺杂效应的方法，解决现有技术中埋层中的掺杂离子进入外延层，影响器件电学性能的问题。为解决上述技术问题，本专利技术提供一种防止自掺杂效应的方法，包括：提供半导体衬底，部分所述半导体衬底的表面形成有具有掺杂离子的埋层；在所述半导体衬底上形成第一牺牲层，以使所述埋层中的掺杂离子向所述第一牺牲层中扩散；去除所述埋层上的所述第一牺牲层；依次在所述埋层上形成第一外延层和第二牺牲层，所述埋层中的掺杂离子向所述第一外延层以及所述第二牺牲层中扩散；刻蚀所述第二牺牲层、所述第一外延层以及剩余的部分所述第一牺牲层，保留所述埋层上的所述第一外延层；在所述第一外延层上形成第二外延层。可选的，在所述半导体衬底上形成图案化的光阻，以所述图案化的光阻为掩膜对部分所述半导体衬底的表面进行离子注入形成所述埋层。可选的，所述埋层中注入的离子为砷或锑，离子注入的浓度为1×1015/cm3～1×1020/cm3。可选的，离子注入的能量为60KeV～130KeV，离子注入的深度为50nm～100nm。可选的，所述第一牺牲层为氧化硅、氮化硅、氮氧化硅中的一种或几种的组合。可选的，采用化学气相沉积工艺生长所述第一牺牲层，进行化学气相沉积工艺采用的温度为200℃～500℃。可选的，所述第一牺牲层的厚度为50nm～100nm。可选的，所述第一外延层的厚度为20nm～50nm。可选的，所述第二牺牲层为氧化硅、氮化硅、氮氧化硅中的一种或几种的组合。可选的，采用化学气相沉积工艺生长所述第二牺牲层，进行化学气相沉积工艺采用的温度为200℃～500℃。可选的，所述第二牺牲层的厚度为30nm～50nm。可选的，所述第二外延层的厚度为200nm～500nm。可选的，去除所述埋层上的所述第一牺牲层时，仅去除所述埋层上的所述第一牺牲层，并保留所述埋层以外的所述半导体衬底上的所述第一牺牲层。可选的，生长所述第二外延层所采用的腔体与生长所述第一外延层以及所述第二牺牲层采用的腔体均不同。与现有技术相比，本专利技术提供的防止自掺杂效应的方法中，在半导体衬底的表面形成第一牺牲层，埋层中的掺杂离子能够向第一牺牲层中扩撒，从而消耗埋层表面的掺杂离子。之后，去除第一牺牲层，再沉积第一外延层和第二牺牲层，第二牺牲层也可以消耗埋层中以及第一外延层中扩散的掺杂离子。最后，去除第二牺牲层，在第一外延层上形成第二外延层，最终形成的第二外延层中的几乎不受掺杂离子的影响，不存在自掺杂效应，从而提高器件的性能。附图说明图1为现有技术中在埋层上形成外延层的结构示意图；图2为本专利技术一实施例中的防止自掺杂效应的方法流程图；图3为本专利技术一实施例中的形成埋层的结构示意图；图4为本专利技术一实施例中的第一牺牲层的结构示意图；图5为本专利技术一实施例中去除部分第一牺牲层的结构示意图；图6为本专利技术一实施例中第一外延层的结构示意图；图7为本专利技术一实施例中第二牺牲层的结构示意图；图8为本专利技术一实施例中去除第二牺牲层的结构示意图；图9为本专利技术一实施例中第二外延层的结构示意图。具体实施方式下面将结合示意图对本专利技术的防止自掺杂效应的方法进行更详细的描述，其中表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。在下列段落中参照附图以举例方式更具体地描述本专利技术。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。本专利技术的核心思想在于，形成埋层时，增加离子注入的能量和深度，使得埋层表面的离子浓度较低，再在半导体衬底的表面形成第一牺牲层，埋层中的掺杂离子能够向第一牺牲层中扩撒，从而消耗埋层表面的掺杂离子。之后，去除第一牺牲层，再沉积第一外延层和第二牺牲层，第二牺牲层也可以消耗埋层中以及第一外延层中扩散的掺杂离子。最后，去除第二牺牲层，在第一外延层上形成第二外延层，最终形成的第二外延层中的几乎不受掺杂离子的影响，不存在自掺杂效应，从而提高器件的性能。以下结合附图对本专利技术的防止自掺杂效应的方法进行详细的描述，图2为防止自掺杂效应的方法的流程图，图2～图8为各步骤对应的结构示意图。首先，执行步骤S1，参考图3所示，提供半导体衬底100，部分所述半导体衬底100的表面形成埋层110。在本实施例中，在所述半导体衬底100上形成图案化的光阻120，以图案化的光阻120为掩膜对所述半导体衬底100的表面进行离子注入，形成埋层110。其中，对部分所述半导体衬底100的表面进行离子注入时，离子注入的离子为砷(As)或锑(Sb)，离子注入的浓度为1015/cm3～1020/cm3，离子注入的能量为60KeV～130KeV，该离子注入的能量下，离子注入的深度为50nm～100nm，并且，需要说明的是，本专利技术中增加离子注入的注入能量，使得离子注入的深度增加，从而使得埋层110表面的离子浓度较低，后续外延过程中的自掺杂效应减弱。执行步骤S2，参考图4所示，在所述半导体衬底100上形成第一牺牲层130，所述第一牺牲层130为氧化硅、氧化硅或氮氧化硅中的一种或几种的组合，并且，所述第一牺牲层130的厚度为30nm～50nm，例如40nm。需要说明的是，第一牺牲层130的厚度与埋层110的注入浓度和注入能量有关，用于消耗掉增加的注入深度的部分掺杂离子。本实施例中，采用化学气相沉积工艺生长所述第一牺牲层130，进行化学气相沉积工艺采用的温度为200℃～500℃本文档来自技高网...

【技术保护点】
一种防止自掺杂效应的方法，其特征在于，包括：提供半导体衬底，部分所述半导体衬底的表面形成有具有掺杂离子的埋层；在所述半导体衬底上形成第一牺牲层，以使所述埋层中的掺杂离子向所述第一牺牲层中扩散；去除所述埋层上的所述第一牺牲层；依次在所述埋层上形成第一外延层和第二牺牲层，所述埋层中的掺杂离子向所述第一外延层以及所述第二牺牲层中扩散；刻蚀所述第二牺牲层、所述第一外延层以及剩余的部分所述第一牺牲层，保留所述埋层上的所述第一外延层；在所述第一外延层上形成第二外延层。

【技术特征摘要】
1.一种防止自掺杂效应的方法，其特征在于，包括：提供半导体衬底，部分所述半导体衬底的表面形成有具有掺杂离子的埋层；在所述半导体衬底上形成第一牺牲层，以使所述埋层中的掺杂离子向所述第一牺牲层中扩散；去除所述埋层上的所述第一牺牲层；依次在所述埋层上形成第一外延层和第二牺牲层，所述埋层中的掺杂离子向所述第一外延层以及所述第二牺牲层中扩散；刻蚀所述第二牺牲层、所述第一外延层以及剩余的部分所述第一牺牲层，保留所述埋层上的所述第一外延层；在所述第一外延层上形成第二外延层。2.如权利要求1所述的防止自掺杂效应的方法，其特征在于，在所述半导体衬底上形成图案化的光阻，以所述图案化的光阻为掩膜对部分所述半导体衬底的表面进行离子注入形成所述埋层。3.如权利要求2所述的防止自掺杂效应的方法，其特征在于，所述埋层中注入的离子为砷或锑，离子注入的浓度为1×1015/cm3～1×1020/cm3。4.如权利要求2所述的防止自掺杂效应的方法，其特征在于，离子注入的能量为60KeV～130KeV，离子注入的深度为50nm～100nm。5.如权利要求1所述的防止自掺杂效应的方法，其特征在于，所述第一牺牲层为氧化硅、氮化硅、氮氧化硅中的一种或几种的组合。6.如权利要求5所述的防止自掺杂效应的方法，其特征在于...

【专利技术属性】
技术研发人员：李震远，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31