Embodiments of the present invention relate to novel protection against premature breakdown of an inter line porous dielectric in an integrated circuit. Use the stack, including double passivation (CPSI, CPSS) and is partially etched to expose the contact pad on the final metal levels in integrated circuit interconnect portion of the integrated circuit (PLCT), in order to protect the integrated circuit to prevent the breakdown of at least one dielectric region. At least one dielectric region is at least partially porous and separates the two conductive elements of the interconnect portion of the integrated circuit. The breakdown is aided by the presence of a defect in at least one of the dielectric regions.
【技术实现步骤摘要】
本专利技术的实现方式和实施例涉及集成电路,具体地涉及CMOS技术方法,并且更具体地涉及防止集成电路的互连部分(通常称为字首组合词BEOL(后端制程))内的线间多孔电介质过早击穿的保护。
技术介绍
在传统方式中,集成电路的互连部分包括至少一个金属化层级,并且通常包括若干金属化层级,每个金属化层级包括导线,例如,诸如铜线的金属线,使得集成电路的各个部件可以彼此互连和/或互连至集成电路的输入-输出。为了补充这个互连,根据本领域的技术人员通常使用的术语,该互连部分还通常包括一个或多个过孔层级,过孔层级位于金属化层级之间并且使得可以将某些金属线链接在一起。在某些情况下,可能发生分离两个金属线的线间电介质区域的过早击穿,特别是在这两个金属线分开非常小的距离时,例如等于由所使用的CMOS技术节点指示的最小距离。随着CMOS技术节点变得越来越先进,也就是说当这一最小距离变得越来更小时,这越来越关键。在根据No.1559337提交的法国专利申请中指出,这一过早击穿现象特别发生在两个金属线之间施加的电势差的存在与水分和/或离子污染渗入到电介质中相结合,特别是当电介质多孔时。因此,从此推断出,这一过早击穿现象是归因于在电介质中的缺陷(陷阱)的存在所辅助的传导机制。更确切地,然后电子通过位于电介质的禁带中的、被假定为电离中心(电子施主)的状态之间的跳跃而传播。这一效应源自于,在施加电场(线之间的电势差)的情况下这些中心的电离能的下降。这一传导机制之后被称为普尔-夫伦克尔(Poole-Frenkel)电流的电流证明,普尔-夫伦克尔电流使用以通用方式证明电介质内的这种机制的两个人的 ...
【技术保护点】
一种用于保护集成电路以防电介质区域(8)内存在的缺陷所辅助的电传导的方法,所述电介质区域是至少部分多孔的,分离所述集成电路的互连部分的两个导电元件,所述方法包括:在蚀刻封装层(CCAP)和蚀刻导电层(CC)之后,在经蚀刻的所述封装层的一个或多个暴露部分和经蚀刻的所述导电层上形成堆叠(EMPL),所述封装层形成在所述互连部分(RITX)的最后金属化层级(Mn)之上,所述导电层位于经蚀刻的所述封装层之上并且至少旨在用于形成接触垫(PLCT),所述堆叠包括非多孔下部钝化层(CPSI)、电绝缘层(CIS)和上部钝化层(CPSS);以及局部蚀刻所述堆叠(EMPL)以暴露所述接触垫(PLCT)。
【技术特征摘要】
2016.04.19 FR 16534511.一种用于保护集成电路以防电介质区域(8)内存在的缺陷所辅助的电传导的方法,所述电介质区域是至少部分多孔的,分离所述集成电路的互连部分的两个导电元件,所述方法包括:在蚀刻封装层(CCAP)和蚀刻导电层(CC)之后,在经蚀刻的所述封装层的一个或多个暴露部分和经蚀刻的所述导电层上形成堆叠(EMPL),所述封装层形成在所述互连部分(RITX)的最后金属化层级(Mn)之上,所述导电层位于经蚀刻的所述封装层之上并且至少旨在用于形成接触垫(PLCT),所述堆叠包括非多孔下部钝化层(CPSI)、电绝缘层(CIS)和上部钝化层(CPSS);以及局部蚀刻所述堆叠(EMPL)以暴露所述接触垫(PLCT)。2.根据权利要求1所述的方法,其中所述非多孔下部钝化层(CPSI)呈现数量比阈值小的孔隙率。3.根据权利要求2所述的方法,其中所述阈值等于5%。4.根据前述权利要求中的一项所述的方法,其中所述下部钝化层(CPSI)的厚度位于50nm和150nm之间。5.根据前述权利要求中的一项所述的方法,其中所述下部钝化层(CPSI)包括氮化硅SiN或SixNy类型的任何材料。6.根据前述权利要求中的一项所述的方法,其中所述上部钝化层(CPSS)比所述下部钝化层(CPSI)厚。7.根据权利要求6所述的方法,其中所述上部钝化层(CPSS)包括氮化硅SiN。8.包括非多孔下部钝化层(CPSI)、电绝缘层(CIS)和上部钝化层(CPSS)的堆叠(EMPL)的使用方法,并且所述堆叠被局部蚀刻以暴露集成电路的接触垫(PLCT),所述接触垫(PLCT)位于所述集成电路的互连部分(RITX)的最后金属化层级(Mn)之上,以保护所述集成电路以防至少一个电介质区域(8)的击穿,所述至少一个电介质区域是至少部分多孔的,分离所述集成...
【专利技术属性】
技术研发人员:C·里韦罗,JP·埃斯卡勒斯,
申请(专利权)人:意法半导体鲁塞公司,
类型:发明
国别省市:法国;FR
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